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减少 半导体器件中的带到带隧穿

阅读：427发布：2020-05-08

专利汇可以提供减少半导体器件中的带到带隧穿专利检索，专利查询，专利分析的服务。并且公开了集成电路晶体管结构，其减少在晶体管的沟道区与源极/漏极区之间的带到带隧穿，而没有不利地增大器件的非本征电阻。在示例性实施例中，所述结构包括一个或多个间隔物，所述间隔物被配置成将源极和/或漏极与沟道区分离。所述（多个）间隔物的区包括如下半导体材料：所述半导体材料为PMOS器件提供相对高的导带偏移（CBO）以及相对低的价带偏移（VBO），并且为NMOS器件提供相对高的VBO和相对低的CBO。在一些情况中，所述间隔物包括硅、锗和碳（例如对于具有锗沟道的器件而言）。所述比例可以是按原子百分比的至少10%的硅、按原子百分比的至少85%的锗，以及按原子百分比的至少1%的碳。其它实施例利用III-V材料来被实现。，下面是减少半导体器件中的带到带隧穿专利的具体信息内容。

权利要求

1.一种集成电路晶体管结构，包括：
包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；
至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体和栅极电极之间；
源极区和漏极区，所述主体在所述源极区和漏极区之间；以及
在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；
其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的导带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的价带偏移（VBO）。
2.根据权利要求1所述的集成电路晶体管结构，其中所述间隔物未经掺杂，并且所述源
3
极区或漏极区中的所述一个包括以超过1E18cm的浓度的p型杂质。
3.根据权利要求1所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个包括超过75原子百分比的锗浓度。
4.根据权利要求1所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个包括硅、锗和碳。
5.根据权利要求1所述的集成电路晶体管结构，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过
1E18cm3的浓度的p型杂质，并且所述p型杂质要么不被包括在所述间隔物中，要么以在
1E17cm3以下的浓度被包括在所述间隔物中。
6.根据权利要求1所述的集成电路晶体管结构，其中所述第一半导体材料是锗，使得所述主体是锗主体。
7.根据权利要求1直到6中任一项所述的集成电路晶体管结构，其中所述间隔物包括硅、锗和碳。
8.根据权利要求7所述的集成电路晶体管结构，其中所述间隔物包括大约按原子百分比10%到16%的硅，按原子百分比80%到90%的锗，以及按原子百分比1%到4%的碳。
9.一种集成电路晶体管结构，包括：
包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；
至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体与栅极电极之间；
源极区和漏极区，所述主体在所述源极区和漏极区之间；以及
在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；
其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的价带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的导带偏移（VBO）。
10.根据权利要求9所述的集成电路晶体管结构，其中所述间隔物未经掺杂，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。
11.根据权利要求9所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个包括铟（In）、镓（Ga）、砷（As）和锑（Sb）中的至少两个，并且所述第一半导体材料不同于所述源极区和漏极区并且包括In、Ga、As和Sb中的至少两个。
12.根据权利要求11所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个包括超过50原子百分比的铟浓度，并且其中第一半导体材料包括超过50原子百分比的铟浓度。
13.根据权利要求11所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个此外包括磷。
14.根据权利要求11所述的集成电路晶体管结构，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InyAl1-yAs，其中0.51≤x≤0.55，并且y≥0.6。
15.根据权利要求11所述的集成电路晶体管结构，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InAsyP1-y，其中0.51≤x≤0.55，并且y≥0.1。
16.根据权利要求11所述的集成电路晶体管结构，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InyGa1-yAszP1-z，其中0.51≤x≤
0.55，0.25≤y≤1.00，并且0.50≤z≤1.00。
17.根据权利要求11所述的集成电路晶体管结构，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括GaSb。
18.根据权利要求11所述的集成电路晶体管结构，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括GaxAl1-xSb，其中0.01≤x≤0.20。
19.根据权利要求11所述的集成电路晶体管结构，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括InxGa1-xSb，其中0.25≤x≤1.00。
20.根据权利要求11所述的集成电路晶体管结构，其中所述第一半导体材料包括GaSb，并且所述源极区或漏极区中的所述一个包括InxGa1-xPySb1-y，其中0.25≤x≤1.00，并且0.00≤y≤0.10。
21.根据权利要求9到20中任一项所述的集成电路晶体管结构，其中所述间隔物包括铟（In）、镓（Ga）、砷（As）和锑（Sb）中的至少两个。
22.根据权利要求21所述的集成电路晶体管结构，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过
1E18cm3的浓度的杂质，并且所述杂质要么不被包括在所述间隔物中，要么以在1E17cm3以下的浓度被包括在所述间隔物中。
23.根据权利要求21所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个与间隔物在杂质掺杂中的任何差异之上并且超越所述差异而在组成上不同。
24.根据权利要求9或10所述的集成电路晶体管结构，其中所述源极区或漏极区中的所述一个是硅或者硅和锗，并且所述第一半导体材料是锗。
25.根据权利要求24所述的集成电路晶体管结构，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过
1E18cm3的浓度的杂质，并且所述杂质要么不被包括在所述间隔物中，要么以在1E17cm3以下的浓度被包括在所述间隔物中。

说明书全文

减少半导体器件中的带到带隧穿

背景技术

[0001] 半导体器件是利用半导体材料（诸如硅、锗和砷化镓）的电子性质的电子部件。场效应晶体管（FET）是包括三个端子的半导体器件：栅极、源极和漏极。FET使用通过栅极所施加的电场来控制如下沟道的电导率：通过所述沟道，载流子（例如电子或空穴）从源极流动到漏极。在其中载流子是电子的实例中，FET被称为n沟道器件，并且在其中载流子是空穴的实例中，FET被称为p沟道器件。某些FET具有被称为主体或衬底的第四端子，其可以用于使晶体管偏置。另外，金属氧化物半导体FET（MOSFET）包括在栅极与沟道之间的栅极电介质。MOSFET还可以被已知为金属-绝缘体-半导体FET（MISFETS）或绝缘栅FET（IGFET）。互补MOS（CMOS）结构使用p沟道MOSFET（PMOS）与n沟道MOSFET（NMOS）的组合来实现逻辑栅极和其它集成电路。当MOSFET器件被偏置在关状态中的时候，例如在其中栅极被保持在低状态中并且漏极被保持在高状态中的n-MOS中，在沟道-漏极区中将存在相对大的电场，其可导致被称为带到带隧穿（BTBT）的现象。BTBT可引起多个非微不足道的问题。
附图说明

[0002] 随着以下具体实施方式继续进行，并且在参考附图时，所要求保护的主题的实施例的特征和优点将变得显而易见，在所述附图中，类似的数字描绘类似的部分。

[0003] 图1a-1b每个图示了根据本公开的某些实施例所配置的集成电路晶体管结构的示例性截面视图。

[0004] 图2a-2b每个图示了根据本公开的某些其它实施例所配置的另一集成电路晶体管结构的示例性截面视图。

[0005] 图3a-3c每个图示了根据本公开的某些其它实施例所配置的另一集成电路晶体管结构的示例性截面视图。

[0006] 图4a-4b每个图示了根据本公开的示例性实施例的导带能量和价带能量的绘图。

[0007] 图5图示了根据本公开的某些实施例的用于形成集成电路晶体管结构以减少带到带隧穿的方法。

[0008] 图6图示了根据本公开的一些实施例的计算系统，其被以通过使用本文中所公开的技术所形成的集成电路结构和/或晶体管器件来实现。

[0009] 虽然下面的具体实施方式将在参考说明性实施例的情况下继续进行，但是鉴于本公开，许多替换方案、修改及其变型将是显而易见的。

具体实施方式

[0010] 公开了用于减少集成电路晶体管器件中的带到带隧穿的技术。根据一些实施例，所述技术可以被实现例如以减少在晶体管的沟道区与源极/漏极区之间的带到带隧穿或源极到漏极隧穿，而不增大器件的非本征电阻。这可继而改善器件性能和效率，并且降低关状态电流。所述技术包括外延地提供未经掺杂的或轻度掺杂的半导体间隔物，连同源极/漏极区中重度掺杂的半导体材料。在沉积重度掺杂的源极/漏极材料之前将源极/漏极半导体间隔物设置在源极/漏极凹处中，使得源极/漏极间隔物在重度掺杂的源极/漏极区与沟道区之间。如将鉴于本公开领会到的，源极/漏极间隔物的半导体材料被选择使得增大针对在传导的载体的带偏移，而没有不利地影响其它带。在实施例中，间隔物包括具有比沟道带隙更大的带隙的半导体材料。因此，例如，在PMOS器件中，源极/漏极间隔物包括提供相对高的导带偏移（CBO）以及为零或以其它方式相对低的价带偏移（VBO）的半导体材料，并且在NMOS器件中，源极/漏极间隔物包括提供相对高的VBO以及为零或以其它方式相对低的CBO的半导体材料。在一些情况中，除了以下之外，重度掺杂的源极/漏极材料与源极/漏极间隔物材料相同：相对于随后沉积的重度掺杂的源极/漏极材料，间隔物材料未经掺杂或仅仅轻度掺杂。在这样的情况中，注意到：在一个连续的源极/漏极外延沉积过程期间，掺杂剂可以通过一个或多个过程旋钮、以类步进或分等级的方式来被调整。在其它情况中，重度掺杂的源极/漏极材料在组成上不同于未经掺杂或轻度掺杂的源极/漏极间隔物材料（即间隔物材料除了被不同地掺杂之外还在组成上不同）。在任何这样的情况中，所选材料的布置提供如下带结构：所述带结构被配置成减少带到带隧穿，而没有对非本征电阻的显著影响。鉴于本公开，众多配置将显而易见。

[0011] 一般概览如先前所解释的，带到带隧穿（BTBT）可引起多个非微不足道的问题。例如，在BTBT的PMOS情况中，从漏极到沟道的空穴隧道，以及在BTBT的NMOS情况中，从漏极到沟道的电子隧道。这可在器件中产生不合期望的效应，包括不可接受的程度的关状态电流。

[0012] 为此，在本文中提供技术来减少在晶体管的沟道区与源极/漏极区之间的BTBT。根据一些实施例，有利地，可以实现BTBT方面的减少，而没有不利地增大器件的非本征电阻。在实施例中，集成电路晶体管结构包括在源极/漏极区中的重度掺杂的半导体材料，但是在重度掺杂的源极/漏极半导体材料与沟道区之间具有未经掺杂的/轻度掺杂的源极/漏极半导体间隔物。源极/漏极间隔物材料是一种增大目标载体的带偏移的半导体材料，诸如具有比沟道带隙更大的带隙的半导体材料。因此，对于PMOS器件，源极/漏极间隔物材料抑制从漏极的价带到沟道的导带的隧穿，并且对于NMOS器件，源极/漏极间隔物材料抑制从漏极的导带到沟道的价带的隧穿。例如，在PMOS器件中，源极/漏极间隔物包括提供相对高的CBO和相对低的VBO的半导体材料。因此，例如，在一些实施例中，用于PMOS器件的半导体间隔物材料提供0.1eV或更大（例如≥150meV，或≥180meV，或≥200meV）的CBO，而同时提供小于
50meV（例如-0.045到0.045meV，或-0.035到0.035meV，或-0.025到0.025meV，或-0.015到
0.015meV，或-0.01到0.01meV）的VBO。另一方面，对于NMOS器件，源极/漏极间隔物包括提供相对低的CBO和相对高的VBO的半导体材料。因此，例如，在一些实施例中，用于NMOS器件的半导体间隔物材料提供0.1eV或更大（例如≥150meV，或≥180meV，或≥200meV）的VBO，而同时提供小于50meV（例如-0.045到0.045meV，或-0.035到0.035meV，或-0.025到0.025meV，或-0.015到0.015meV，或-0.01到0.01meV）的CBO。这样的选择准则提供合期望的带结构。

[0013] 注意到，这样的带性质可以是取决于温度的，并且因此可以在适当的温度下被测量，如将领会到的那样。在一些实施例中，例如，本文中所讨论的带性质在大约300开尔文（K）、因此大约300+/-5K（例如300K或302K）的范围中的温度下被测量。适当的测量温度可从实施例到实施例而变化，并且本公开不意图受温度限制。如此外将领会到的，偏移可基于测量温度而被缩放。

[0014] 在一些示例性情况中，除了以下之外，源极/漏极间隔物材料与重度掺杂的源极/漏极材料（例如超过1E18cm3的掺杂剂浓度）相同：源极/漏极间隔物材料未经掺杂或仅仅轻度掺杂（例如小于1E18cm3的掺杂剂浓度）。例如，在具有锗沟道区的一个这样的示例性实施例中，掺杂了硼的硅锗碳（掺杂了b的SiGe:C）用于重度掺杂的源极/漏极材料，并且相同的SiGe:C复合物以未经掺杂/轻度掺杂的状态（没有或相对低的硼浓度）被用于源极/漏极间隔物。在一些这样的情况中，锗浓度在80到90原子百分比的范围中。在其它示例性情况中，重度掺杂的源极/漏极材料在组成上不同于源极/漏极间隔物材料（即超过仅仅不同地掺杂）。例如，在具有锗沟道区的一个这样的实施例中，掺杂了硼的锗用于重度掺杂的源极/漏极材料，并且具有在80到90原子百分比的范围中的锗浓度的未经掺杂/轻度掺杂的SiGe:C用于源极/漏极间隔物。注意到，用冒号来包括碳，因为它相对于硅和锗是相对小的量（例如4 原子百分比或更少）。为此，冒号也可以被省去（SiGeC）。

[0015] 如先前所指出的，相对于高度掺杂的源极/漏极区，源极/漏极间隔物未经掺杂或轻度掺杂。根据一些实施例，高度掺杂的源极/漏极材料可以是例如具有在80到100原子百分比的范围中的锗浓度以及超过1E18cm3或1E20cm3或1E21cm3或2E21cm3的硼浓度的p掺杂的半导体。相比之下，根据一些实施例，未经掺杂或轻度掺杂的源极/漏极间隔物材料可以3 3 3
是例如具有在80到90原子百分比的范围中的锗浓度以及小于1E18cm 或1E17cm或1E16cm的硼浓度的掺杂了p的SiGe:C。类似的掺杂剂浓度也可被应用于n掺杂的晶体管器件。如将鉴于本公开领会到的，可以结合源极/漏极间隔物使用任何数目的材料和掺杂方案，其满足如本文中关于带结构所不同地提供的选择准则。

[0016] 如将进一步领会到的，构成间隔物的元素的浓度可从一个实施例到下一个而变化。例如，在具有包括SiGe:C的源极/漏极间隔物的一些实施例中，那些间隔物包括10到16原子百分比的硅，80到90原子百分比的锗，以及1到4原子百分比的碳。在更一般的意义上，根据本文中的实施例的具有锗沟道的PMOS晶体管配置可以利用如下任何材料系统来被实现：所述材料系统被布置以提供高度掺杂的半导体源极/漏极区、结合未经掺杂/轻度掺杂的源极/漏极半导体间隔物材料，其提供0.1eV或更大的CBO以及小于0.04eV（例如-0.04eV＜VBO＜+0.04eV）的VBO。注意到，源极/漏极间隔物的这些偏移（CBO和VBO）相对于沟道区。在任何这样的PMOS情况中，所选的源极/漏极半导体间隔物材料的高CBO在沟道/漏极边界处提供增大的能隙，其减少或防止BTBT，而低VBO确保器件的非本征电阻保持为低，如本文中将解释的那样。以类似的方式，根据本文中的实施例的具有锗或III-V族材料沟道的NMOS晶体管配置可以利用如下任何材料系统来被实现：所述材料系统被布置以提供高度掺杂的半导体源极/漏极区、结合未经掺杂/轻度掺杂的半导体源极/漏极间隔物材料，其提供
0.1eV或更大的VBO以及小于0.04eV（例如0.0 eV+/-0.04 eV）的CBO。在任何这样的NMOS情况中，所选的源极/漏极半导体间隔物材料的高VBO在沟道/漏极边界处提供增大的能隙，其减少或防止BTBT，而低CBO确保器件的非本征电阻保持为低，如本文中将解释的那样。

[0017] 根据实施例，用于实现这些技术的方法包括形成半导体主体，以及至少在那个半导体主体上的栅极结构，从而在栅极结构下面的主体中限定沟道区。所述半导体主体可以是平面或非平面的（例如，FinFET或纳米线沟道配置），并且在一些实施例中是锗。栅极结构至少被设置在半导体主体上方（在平面器件中），但是此外可以被设置在半导体主体的相对的侧壁上（在FinFET器件中）或完全围绕半导体主体（在纳米线器件中）。栅极结构包括栅极电介质、栅极电极以及栅极间隔物，并且可以在先栅极或后栅极的过程中被实现。注意到，在一些实施例中，栅极电介质可以包括高k栅极电介质。所述方法此外包括与栅极结构相邻地蚀刻源极和漏极凹处，使得源极/漏极凹处底切栅极结构。因而，每个源极/漏极凹处垂直地往下延伸到在其上它被形成的衬底或半导体主体中，以及横向地在栅极间隔物和栅极电极（和栅极电介质）下面延伸。未经掺杂/轻度掺杂的源极/漏极半导体间隔物（S/D间隔物）材料然后被沉积到源极/漏极凹处中，至少邻近于沟道区，继之以沉积重度掺杂的源极/漏极材料。注意到此沉积过程可以是连续的过程，其中掺杂剂浓度在沉积的S/D间隔物部分期3
间从大约零分等级或步进到超过比方说1E18cm ，以用于高度掺杂的S/D部分的块（bulk）。
如将进一步领会到的，S/D间隔物材料沉积的厚度可变化，但是在一些实施例中在3nm到
50nm（例如5到30nm、或5到25nm、或5到20nm、或3到10nm）的范围中。在一些这样的情况中，S/D间隔物材料沉积的厚度构成总S/D结构的总体厚度的大约25%或更少（所述整体厚度包括未经掺杂/轻度掺杂的S/D间隔物以及高度掺杂的源极/漏极部分），并且高度掺杂的S/D材料构成S/D结构的总体厚度的大约50%到95%。此外注意到，高度掺杂的S/D材料沉积可以用于形成所谓的提升的S/D区，使得S/D区延伸超过凹处开口（在其上方），并且高于在其之间的沟道区。另外，回想到，对于PMOS晶体管器件，S/D间隔物半导体材料被选择成提供相对高的CBO（例如超过150或180mEV）以及相对低的VBO（例如0eV，+/-0.025eV），并且对于NMOS晶体管器件，S/D间隔物半导体材料被选择成提供相对高的VBO（例如超过150或180mEV）以及相对低的CBO（例如0eV，+/-0.025eV）。可以形成满足这些准则的众多PMOS和NMOS晶体管结构。

[0018] 架构本文中提供的晶体管结构可以利用满足本文中关于沟道和源极和/或漏极材料所提供的准则的任何数目的材料系统来被实现。在一些实施例中，沟道和源极和/或漏极材料是IV族半导体材料（例如硅、锗、SiGe、SiGe:C），而在其它实施例中，沟道和源极和/或漏极材料是III-V族半导体材料（例如砷化铟铝-InAlAs、磷砷化铟-InAsP、磷化铟镓-InGaAsP、锑化镓-GaSb、锑化镓铝-GaAlSb、锑化铟镓-InGaSb、锑磷化铟镓-InGaPSb、锑化铟镓-InGaSb、砷化铟镓-InGaAs、和砷化铟-InAs，或其它III-V族半导体材料或化合物）。图1a-b、2a-b、3a-b以及表1图示了各种示例性IV族半导体实施例，并且图3c以及表2图示了各种示例性III-V族半导体实施例。

[0019] 图1a和1b每个图示了根据本公开的某些实施例的集成电路晶体管结构的示例性截面视图。如可见的，示例性结构100和100’中的每一个示出了PMOS晶体管器件，所述PMOS晶体管器件包括半导体衬底101以及包括沟道区110的半导体主体。栅极堆叠或结构被形成在沟道区110之上，并且包括栅极电介质103和栅极电极104。另外，栅极间隔物102被提供到栅极堆叠的任一侧。如此外可见的，源极凹处已被填充有未经掺杂/轻度掺杂的源极/漏极间隔物112与高度掺杂的源极区106的组合，并且漏极凹处已被填充有未经掺杂/轻度掺杂的源极/漏极间隔物112与高度掺杂的漏极区108的组合。其它晶体管特征（诸如源极和漏极接触以及绝缘体填充材料、局部互连、以及互连/金属层）没有被示出，但是鉴于本公开将容易显而易见。如将鉴于本公开此外领会到的，间隔物112结合源极区106和漏极区108而运作以提供如下总体带结构或方案（关于沟道区）：所述总体带结构或方案被配置成减少带到带隧穿，而没有不利地影响晶体管结构100或100’的非本征电阻。如将此外领会到的，注意到，所示出的截面可以是平面沟道架构或非平面沟道架构。例如，对于非平面基于鳍片的或纳米线沟道结构，所示出的截面通过并且平行于鳍片/半导体主体（并且垂直于栅极）而被取得。由于截面的性质，关于非平面半导体鳍片/主体的栅极结构的多个侧边不能被看到，但是对于本领域技术人员而言将再次容易地显而易见。

[0020] 衬底101可以是任何合适的半导体衬底，诸如块状硅、或块状锗或块状III-V族材料（例如深化铟镓-InGaAs、或砷化镓-GaAs）衬底。替换地，衬底101可以是多层结构，诸如绝缘体上半导体配置（例如氧化物上锗、或氧化物上GaAs），或者第二半导体层（例如硅或SiGe层）上的第一半导体层（例如锗）。在更一般的意义上，可以使用任何数目的衬底配置，并且本公开不意图被限制到任何特定的类型。

[0021] 注意到，沟道区110可以对于衬底101是原生的（即沟道区110由衬底101制成并且是衬底101的部分），但是也可以在组成上与下面的衬底不同（例如InGaAs衬底101上的锗鳍片或主体110）。此可选的组成差异一般在图中被描绘为在沟道区110与衬底101之间的虚线。在一些这样的实施例中，将最终包括沟道区110的组成上不同的半导体鳍片或主体在移除了牺牲原生鳍片之后从沟槽外延地生长，其在所谓的基于纵横比俘获（ART）的鳍片形成过程中。例如在美国专利申请公布2014/0027860中提供了示例性的基于ART的半导体鳍片形成技术。在一些这样的基于ART的情况中，替换的鳍片材料作为所期望的沟道材料和牺牲/非活性材料的交替层而被提供，诸如在美国专利申请公布2016/0260802中所描述的那样。这样的多层鳍片对于形成纳米线晶体管（例如在最终的栅极处理期间，在沉积最终的栅极材料之前）而言是特别有用的。在一些基于ART的情况中，第一鳍片或线材集合利用第一半导体材料系统被形成（例如对于p型器件），并且第二鳍片或线材集合利用第二半导体材料系统被形成（例如对于n型器件）。在本公开的上下文中可以使用任何数目的鳍片形成过程，只要如本文中不同地描述的合适的带结构可以被供应以便减轻或以其它方式减少带到带隧穿即可。

[0022] 栅极结构可以利用任何合适的过程和材料来被实现。例如，栅极结构可在替换金属栅极过程（或所谓的后栅极过程）期间被形成，其中虚设的栅极材料初始被供应，然后稍后在过程中被移除以为最终的栅极材料让路。替换地，可以在所谓的先栅极过程期间形成栅极结构，其中所期望的最终栅极材料在过程中较早先地被提供。在所示出的实施例中，栅极电介质103被提供在栅极间隔物102与栅极电极104之间，以便在所示出的截面中提供u形状。然而，在其它实施例中，栅极电介质仅仅在栅极电极104与沟道区110之间，使得栅极间隔物可以与栅极电极104的相对的侧壁直接接触。栅极堆叠可以此外在栅极电极（以及任何经暴露的栅极电介质）的顶上包括硬掩模。可以使用任何数目的栅极堆叠配置。

[0023] 栅极间隔物102可以是例如氮化硅或二氧化硅。栅极电介质103可以是例如任何合适的栅极介电材料、诸如二氧化硅或高k栅极介电材料。高k栅极介电材料的示例包括例如氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。在一些实施例中，当使用高k材料的时候，可以在栅极电介质103上实施退火过程，以改善其品质。此外，栅极电极104可以包括例如宽范围的材料、诸如多晶硅、氮化硅、碳化硅或各种合适的金属或金属合金、诸如铝、钨、钛、钽、铜、氮化钛、或氮化钽。

[0024] 在一些实施例中，栅极电介质和/或栅极电极可以包括两个或更多材料层或组分的多层结构。例如，在一个这样的实施例中，栅极电介质是双层结构，其具有与沟道区接触的第一介电材料（例如二氧化硅）以及与第一介电材料接触的第二介电材料（例如氧化铪），所述第一介电材料具有比第二介电材料的介电常数更低的介电常数。同样地，栅极电极结构可以包括中央金属插塞部分（例如钨），其具有一个或多个外部功函数层和/或屏障层（例如钽、氮化钽）、和/或电阻减小帽盖层（例如铜、金）。在一些实施例中，栅极电介质和/或栅极电极可以包括其中一种或多种材料的浓度的分等级（增大或减小，视情况而定）。可以使用众多不同的栅极结构配置，如将鉴于本公开显而易见的。

[0025] 在通过使用后栅极过程所制造的一些实施例中，在提供了虚设栅极堆叠（例如多晶硅栅极电极104、二氧化硅栅极电介质103和氮化硅栅极间隔物102）之后，与沟道区110相邻地形成源极/漏极凹处。然而，在具有先栅极过程的其它实施例中，在提供了那个最终栅极堆叠（例如钨栅极电极104、二氧化铪栅极电介质103和氮化硅栅极间隔物102）之后，可以与沟道区相邻地形成源极/漏极凹处。在任何情况中，注意到，源极漏极凹处底切栅极结构，使得凹处在栅极间隔物102以及栅极电极104下方延伸。可以使用任何合适的蚀刻，包括湿法和/或干法蚀刻、各向同性和/或各向异性的蚀刻以及选择性的蚀刻方案。底切的程度将从一个实施例到下一个而变化，其取决于诸如在源极凹处与漏极凹处之间的所期望的距离（或沟道区110的横向长度）以及间隔物层112的所期望的厚度之类的因素。在一些情况中，源极层112的厚度小于源极/漏极结构的总体厚度（即针对源极结构的112和106以及针对漏极结构的112和108的组合厚度）的20%，或小于15%，或小于10%，或小于5%。此外注意到，虽然在图1a-1b中所示的凹处与沟道区邻近地提供圆化的剖面，但是其它实施例可以提供更多小面或有角的源极/漏极凹处，其取决于诸如沟道材料的晶体定向和所采用的蚀刻过程之类的因素，如将领会到的那样。

[0026] 源极/漏极间隔物112首先被沉积到凹处中（在重度掺杂的源极/漏极区106/108之前），以便在沟道区110与相应的源极区106和漏极区108之间有效地提供BTBT抑制剂。如先前所解释的，间隔物112包括被选择成有效地增大针对目标载体（即针对PMOS器件的空穴或针对NMOS器件的电子）的带偏移的半导体材料。因此，对于PMOS器件、比如此示例性实施例，所选的间隔物112材料具有相对高的CBO以及为零或以其它方式相对低的VBO。如将领会到的，间隔物112的这些偏移（CBO和VBO）相对于沟道区110。在实施例中，间隔物材料具有比沟道材料的带隙更大的带隙。在任何这样的情况中，所选的间隔物112材料还可服从于掺杂以提供所期望的水平的导电率和/或极性，特别是在其中在重度掺杂的源极/漏极区106/108中使用相同材料的实施例中。

[0027] 在一些实施例中，为PMOS器件选择源极/漏极半导体间隔物材料，使得CBO超过至少150毫电子伏特（meV）或至少180meV的阈值，并且VBO小于20meV的阈值或小于10meV或小于5meV（或以其它方式相对接近于0meV）。在具有锗沟道区的一些这样的实施例中，用于间隔物112的所选的半导体材料是硅锗碳（SiGe:C），然而还可以使用展现先前提及的所期望的特性的其它半导体材料。在一些这样的实施例中，所选的半导体间隔物材料组成可以是以下之一、或以其它方式与以下可比：Si0.16Ge0.80C0.04、Si0.15Ge0.83C0.02、Si0.14Ge0.85C0.01、Si0.13Ge0.85C0.02、Si0.11Ge0.88C0.01、或Si0.10Ge0.89C0.01。其它示例性实施例将是明显的，诸如具有在大约80到90原子百分比的范围中的锗浓度、在大约10到16原子百分比的范围中的硅浓度、以及在大约1到4原子百分比的范围中的碳浓度的那些中的任一个。

[0028] 在具有SiGe:C间隔物112的一些这样的实施例中，沟道可以是例如块状锗（未经掺杂的/轻度掺杂的），并且源极/漏极区106/108是掺杂了硼的锗或SiGe或SiGe:C，其具有与间隔物112不同的锗浓度。在下面的衬底可以是任何数目的材料，仅举几例，诸如硅、Ge、SiGe或InGaAs。在此第一示例的实施例中，如图1a中所图示的，与相对更重度掺杂的源极区106和漏极区108相比，间隔物112未经掺杂或相对轻度地掺杂。如果到底经掺杂，则间隔物
112的掺杂可以例如比重度掺杂的源极漏极区106和108低一个或多个数量级。

[0029] 如在图1a的示例性实施例中所示出的，间隔物112被设置在栅极电极104下方。注意到，间隔物112不需要对准到栅极间隔物102。然而，在图1b中，间隔物112被对准到栅极间隔物102。不需要这样的对准；更确切地说，在源极/漏极间隔物112与栅极电极104和/或栅极电介质103之间的任何程度的重叠可有助于减轻BTBT。在其中栅极电介质103还被设置在栅极104的侧壁上的实施例中，间隔物112可仅仅在栅极电介质103的下方。重叠的距离可从实施例到实施例而变化，但是在一些情况中是在栅极电极104和/或栅极电介质103与每个源极/漏极间隔物112之间的0.1nm到5nm重叠的范围中。注意到，因为在栅极电极104和/或栅极电介质103下方的源极/漏极间隔物112被轻度掺杂或未经掺杂，所以大多数带弯曲将发生在轻度/未经掺杂的区中，并且所期望的是带弯曲发生在具有高偏移的区中。

[0030] 图1a’示出了对于本文中所提供的实施例中任一个的替换的实施例，然而在图1a的上下文中被示出。具体地，注意到源极和漏极区两者不需要具有如本文中所提供的间隔物；更确切地说，在一些实施例中，仅源极区包括间隔物，并且漏极区是规则的漏极结构，而在其它实施例中，仅漏极区包括间隔物，并且源极区是规则的源极结构。相同的替换实施例可以被应用到本文中关于图1b、2a-b以及3a-c所讨论的实施例中的任一个、以及图5的示例性方法。

[0031] 图2a和2b每个图示了根据本公开的某些实施例的另一集成电路晶体管结构的示例性截面视图。如可见的，除了以下之外，结构200和200’分别类似于结构100和100’：由被选择用于未经掺杂/轻度掺杂的间隔物212的相同半导体材料（相同的半导体组成，但是不计掺杂剂浓度）来形成高度掺杂的源极和漏极区206/208。因此例如为了此特别讨论的目的，具有相同的锗-硅-碳浓度的未经掺杂/轻度掺杂的SiGe:C和重度掺杂的SiGe:C可以被认为在组成上相同，尽管具有不同的硼浓度，而未经掺杂/轻度掺杂的SiGe:C和重度掺杂的SiGe在组成上不同。关于在图1a-b与2a-b之间的相似性，关于栅极结构（包括栅极电极104、栅极电介质103和栅极间隔物102）、沟道区110和衬底101的先前的相关讨论在此处等同地适用。

[0032] 在一些这样的示例性实施例中，对于PMOS器件，源极/漏极间隔物212和源极/漏极区206/208两者由SiGe:C形成。然而，相对于未经掺杂/轻度掺杂的SiGe:C间隔物212，源极/漏极区206/208是重度掺杂的SiGe:C。如先前所解释的，间隔物212被部署以将源极区206和漏极区208与沟道区110分离以抑制BTBT。在实施例中，间隔物材料具有比沟道材料的带隙（或简单地沟道带隙）更大的带隙。

[0033] 如在图2a的示例性实施例中所示出的，源极/漏极间隔物212被设置在栅极电极204下方，但是不需要与栅极间隔物202对准。正如关于图1a-b所解释的，源极/漏极间隔物
212不需要对准到栅极间隔物202。在图2b的示例性实施例中，源极/漏极间隔物212被对准到栅极间隔物202。关于在源极/漏极间隔物112与栅极电极104和/或栅极电介质103之间的重叠程度的先前的相关讨论在此处等同地适用。

[0034] 图3a和3b每个图示了根据本公开的还有的其它的实施例的集成电路晶体管结构的示例性截面视图。如可见的，示例性结构300和300’中的每一个示出了NMOS晶体管器件，所述NMOS晶体管器件包括半导体衬底101以及包括沟道区110的半导体主体。栅极堆叠或结构被形成在沟道区110之上并且包括栅极电介质103和栅极电极104。另外，栅极间隔物102被提供到栅极堆叠的任一侧。如此外可见的，源极凹处已被填充有未经掺杂/轻度掺杂的源极/漏极间隔物312与高度掺杂的源极区306的组合，并且漏极凹处已被填充有未经掺杂/轻度掺杂的源极/漏极间隔物312与高度掺杂的漏极区308的组合。关于在图1a-b和3a-b之间的相似性，关于栅极结构（包括栅极电极104、栅极电介质103和栅极间隔物102）、沟道区110和衬底101的先前的相关讨论在此处等同地适用。

[0035] 源极/漏极间隔物312首先被沉积到凹处中，以便在沟道区110与相应的源极区306和漏极区308之间有效地提供BTBT抑制剂。如先前所解释的，间隔物312包括被选择以有效地增大针对目标载体（即针对PMOS器件的空穴或针对NMOS器件的电子）的带偏移的半导体材料。因此，对于NMOS器件（诸如此示例性实施例），所选的间隔物312材料具有相对高的VBO以及为零或以其它方式相对低的CBO。如将领会到的，间隔物312的这些偏移（CBO和VBO）是相对于沟道区110的。在实施例中，间隔物材料具有比沟道材料的带隙更大的带隙。在任何这样的情况中，所选的间隔物312材料还可服从于掺杂以提供所期望的水平的导电率和/或极性，特别是在其中在重度掺杂的源极/漏极区306/308中使用那个相同材料的实施例中。

[0036] 在一些实施例中，为NMOS器件选择源极/漏极半导体间隔物材料使得VBO超过至少150毫电子伏特（meV）或至少180meV的阈值，并且CBO小于10meV的阈值或小于5meV（或以其它方式相对接近于0meV）。在具有锗沟道区的一些这样的实施例中，用于间隔物312的所选的半导体材料是硅锗（SiGe）或硅，然而也可以使用展现先前提及的所期望的特性的其它半导体材料。在一些这样的实施例中，所选的半导体间隔物312材料组成可以是以下之一、或以其它方式与以下可比：Si0.8Ge0.20、Si0.85Ge0.15、Si0.87Ge0.13、或Si0.90Ge0.10。其它示例性实施例将是明显的，诸如具有在大约80到90原子百分比的范围中的硅浓度、以及在大约10到
20原子百分比的范围中的锗浓度的那些中的任一个。在还有的其它的实施例中，源极/漏极间隔物312可以是全硅。在具有未经掺杂或轻度掺杂的SiGe或硅间隔物312的一些这样的实施例中，沟道可以是例如块状锗（未经掺杂/轻度掺杂的），并且重度掺杂的源极/漏极区
306/308是掺杂了磷的锗，如在图3a的示例性实施例中所示出的。在其它这样的示例性实施例中，重度掺杂的源极/漏极区306/308是与源极/漏极间隔物312相同的材料（除了掺杂之外，如将领会到的），如图3b中所示。

[0037] 表1图示了针对PMOS和NMOS配置两者的多个特定示例性实施例，其使用包括硅和锗的IV族半导体材料系统。如关于表1将领会到的，用于p型源极/漏极区（PMOS器件）的极性掺杂被指示为给定材料中的第一组分，继之以冒号。例如，仅举几类型，用于IV族源极/漏极材料的示例性p型掺杂剂包括硼、镓和铝。因此，例如，掺杂了硼的锗源极或漏极区被表示为B:Ge，并且轻度掺杂了硼的SiGe:C源极间隔物或漏极间隔物被表示为B: SiGe:C。同样地，仅举几类型，用于IV族源极/漏极材料（NMOS器件）的示例性n型掺杂剂包括磷、砷和锑。因此，例如，掺杂了磷的硅源极或漏极区被表示为P:Si，并且轻度掺杂了磷的SiGe:C源极间隔物或漏极间隔物被表示为P:SiGe:C。如关于表1此外将领会到的，虽然沟道在示例的每个中被指示为未经掺杂，但是在还有的其它的实施例中，这些示例中任一个的沟道可以轻度掺杂（p型或n型，取决于诸如所期望的性能、晶体管类型、以及操作模式之类的因素）。而且，如果半导体材料的给定组分的原子百分比被提供为范围，那么明确陈述的示例性实施例包括具有在那个给定范围内的任何权重值的复合物/合金。例如，源极/漏极间隔物SixGey:Cz，其中8≤x≤16，80≤y≤90，并且1≤z≤4，那么各种示例性实施例包括任何SiGe:C合金，其通过如下来被完全表示（不包括掺杂剂——如果存在的话——以提供n型/p型极性）：在8到16原子百分比的范围中的任何第一原子百分比的硅，在80到90原子百分比的范围中的任何第二原子百分比的锗，以及在1到4原子百分比的范围中的任何第三原子百分比的碳，其中所述第一、第二和第三原子百分比等于百分之100。鉴于本公开将领会到在材料系统和替换实施例中的众多变型。

[0038] 表1：用于减少BTBT的示例性IV族材料系统。

[0039] 虽然图1a到3b涉及沟道以及源极/漏极区中的IV族半导体材料，但是根据本公开的还有的其它的实施例，图3c涉及沟道以及源极/漏极区中的III-V族半导体材料。如可见的，示例性结构300”中的每一个示出了NMOS晶体管器件，所述NMOS晶体管器件包括半导体衬底101以及包括沟道区410的半导体主体。栅极堆叠或结构被形成在沟道区410之上并且包括栅极电介质103和栅极电极104。另外，栅极间隔物102被提供到栅极堆叠的任一侧。如此外可见的，源极凹处已被填充有未经掺杂/轻度掺杂的源极/漏极间隔物412与高度掺杂的源极区406的组合，并且漏极凹处已被填充有未经掺杂/轻度掺杂的源极/漏极间隔物412与高度掺杂的漏极区408的组合。一般而言，关于晶体管部件以及BTBT减轻的先前的相关讨论在此处等同地适用，如将领会到的。在更一般的意义上，鉴于本公开将显而易见的不同材料可以用于所描绘的各种晶体管部件中的任一个，并且本公开不意图被限于仅仅本文中所提供的特定示例性实施例。

[0040] 表2图示了用于NMOS配置的多个特定示例性实施例，其使用包括硅和锗的IV族半导体材料系统。如关于表2将领会到的，用于n型或p型源极/漏极区的极性掺杂被指示为给定材料中的第一组分，继之以冒号，如关于表1所解释的。用于III-V族源极/漏极材料的示例性p型掺杂剂包括镁、铍、和碳，并且用于III-V族源极/漏极材料的示例性n型掺杂剂包括硅和碲。如关于表2此外将领会到的，虽然沟道在示例的每个中被指示为未经掺杂，但是在还有的其它的实施例中，这些示例中的任一个的沟道可以被轻度掺杂（p型或n型，取决于诸如所期望的性能、晶体管类型和操作模式之类的因素）。而且，如果半导体材料的给定组分的原子百分比被提供为范围，那么明确陈述的示例性实施例包括具有在那个给定范围内的任何权重值的复合物/合金。例如，源极/漏极间隔物InyAl1-yAs，其中0.60≤y≤1.00，那么各种示例性实施例包括任何InAlAs复合物，其通过如下而被完全表示（不包括掺杂剂——如果存在的话——以提供n型/p型极性）：在60到100原子范围中的任何第一原子百分比的铟；以及在0到40原子百分比锗的范围中的任何第二原子百分比的铝，其中所述第一和第二原子百分比等于百分之100。此外注意到，0原子百分比意味着那个特定的元素不在复合物中。鉴于本公开将领会到材料系统和替换实施例中的众多变型。

[0041] 表2：用于减少BTBT的示例性III-V族材料系统。

[0042] 注意到，针对表2的一些示例所提及的断开的带隙接触意指间隔物材料的价带在沟道材料的导带上方。因为源极/漏极区的价带在沟道的导带上方，所以载体可以在两种材料之间行进，具有最小（几乎不可测量的）或以其它方式减小的电阻。此类型的界面有时被称为断隙异质结构。所以，虽然表2的其它条目具有与n型沟道接触的n型掺杂的源极/漏极区（意味着沟道未经掺杂或轻度p掺杂），但是这些特定示例具有与n型沟道接触的p型掺杂的源极/漏极区。此外注意到，在这些特定情况中，晶体管仍是NMOS晶体管，尽管源极/漏极区是p型掺杂的，其是对于断开的带隙材料而言独特的性质。

[0043] 图4a示出了绘图的集合400，其图示了针对各种PMOS晶体管器件的导带能量和价带能量，一些根据本公开的实施例而被配置。三个顶部绘图402、404、406中的每一个示出了作为通过源极区、沟道区和漏极区（从左到右）的位置的函数的导带能量。底部绘图408示出了作为通过源极区、沟道区和漏极区（从左到右）的位置的函数的价带能量。

[0044] 更详细地，绘图402示出了针对标准集成电路晶体管结构的导带能量，所述标准集成电路晶体管结构即不采用对如本文中不同地提供的带结构有所促进的源极/漏极间隔物的一种结构（例如，在PMOS器件中，源极/漏极间隔物包括提供相对高的CBO和相对低的VBO的半导体材料）。绘图404示出了针对图1a-b中所图示的集成电路晶体管结构的导带能量，所述集成电路晶体管结构如上所述在锗沟道与重度p掺杂的锗源极和漏极区106、108之间采用轻度掺杂的SiGe:C间隔物112。绘图406示出了针对图2a-b中所图示的集成电路晶体管结构的导带能量，所述集成电路晶体管结构如上所述在锗沟道与重度掺杂的SiGe:C源极和漏极区206、208之间采用轻度掺杂的SiGe:C间隔物210。掺杂剂是硼，但是可以使用任何数目的掺杂剂，其取决于所期望的极性和所期望的导电率。

[0045] 如在绘图404和406相对于绘图402的比较中可见的，使用SiGe:C半导体材料提供增大的带偏移，其对应于针对p型载体的增大的导带偏移（CBO），其继而消除或以其它方式减少不合期望的隧穿（诸如从漏极到沟道的带到带隧穿，以及源极到漏极隧穿）。绘图408示出了价带能量，其对于所有三种情况（例如标准器件结构、SiGe:C间隔物与锗源极/漏极情况、以及用于间隔物和源极/漏极两者的SiGe:C情况）保持大体上相同，在相对低的水平处。这指示了晶体管器件的非本征电阻在使用如在此示例性情况中所提供的SiGe:C间隔物的情况下不实质地增大。

[0046] 图4b示出了绘图的集合450，其图示了根据本公开的某些实施例的针对NMOS晶体管器件的导带能量和价带能量。三个顶部绘图452、454、456中的每一个示出了作为通过源极区、沟道区、和漏极区（从左到右）的位置的函数的价带能量。底部绘图458示出了作为通过源极区、沟道区和漏极区（从左到右）的位置的函数的导带能量。

[0047] 更详细地，绘图452示出了针对标准集成电路晶体管结构的导带能量，所述标准集成电路晶体管结构即不采用对如本文中不同地提供的带结构有所促进的源极/漏极间隔物的一种结构（例如，在NMOS器件中，源极/漏极间隔物包括提供相对高的VBO和相对低的CBO的半导体材料）。绘图454示出了针对图3a中所图示的集成电路晶体管结构的价带能量，所述集成电路晶体管结构如上所述在锗沟道与重度n掺杂的锗源极和漏极区306、308之间采用轻度掺杂的SiGe间隔物312。绘图456示出了针对图3b中所图示的集成电路晶体管结构的导带能量，所述集成电路晶体管结构如上所述在锗沟道与重度掺杂的SiGe源极和漏极区306、308之间采用轻度掺杂的SiGe间隔物312。在此示例性情况中，掺杂剂是磷。

[0048] 如在绘图454和456相对于绘图452的比较中可见的，使用SiGe半导体材料提供增大的带偏移，其对应于针对n型载体的增大的价带偏移（CBO），其继而消除或以其它方式减少不合期望的隧穿（诸如从漏极到沟道的带到带隧穿，以及源极到漏极隧穿）。绘图458示出了导带能量，其对于所有三种情况（例如标准器件结构、SiGe间隔物与锗源极/漏极情况、以及用于间隔物和源极/漏极两者的SiGe情况）保持大体上相同，在相对低的水平处。这指示了晶体管器件的非本征电阻在使用如在此示例性情况中所提供的SiGe间隔物的情况下不实质地增大。

[0049] 方法图5图示了根据本公开的某些实施例的用于制造或形成集成电路晶体管结构以减少带到带隧穿的方法。如可见的，示例性方法包括多个阶段和子过程，其序列可从一个实施例到另一个而变化。然而，当聚合地考虑的时候，这些阶段和子过程形成根据本文中所公开的实施例的某些的用于创建具有减少的带到带隧穿的集成电路晶体管结构的过程。注意到，可以在先栅极过程或后栅极过程的情况下使用所述方法。鉴于本公开，众多变型和替换配置将是显而易见的。

[0050] 如在图5中所图示的，在实施例中，用于形成集成电路晶体管结构的方法500开始于操作510处，其通过例如由锗或III-V材料形成半导体主体。所述半导体主体可以是平面的（对于平面晶体管架构），诸如块状衬底或毯层。替换地，所述半导体主体可以是非平面的，诸如鳍片。在任何这样的情况中，在半导体主体内可显现沟道区，如将领会到的。接下来，在操作520处，至少在半导体主体上方形成并且设置栅极结构。如先前所解释的，栅极结构被设置在半导体主体上方（在平面器件中），但是可以此外被设置在半导体主体的相对的侧壁上（在FinFET器件中），或完全围绕半导体主体（在栅极全绕式器件中）。在任何这样的情况中，栅极结构一般包括栅极电介质、栅极电极、以及相对的栅极间隔物，如先前所解释的。

[0051] 如先前所指出的，一个示例性实施例涉及520处的先栅极过程，其中在形成源极/漏极结构之前提供最终的栅极材料。然而，在其它示例性实施例中，可以在520处提供虚设的栅极材料，诸如用于虚设栅极电介质的二氧化硅以及用于虚设栅极电极的多晶硅。在这样的情况中，虚设栅极材料实际上是用于最终栅极材料的位置保持器，并且可以在过程中稍后被移除，诸如在550处形成了源极/漏极区并且介电填充材料已经被提供并且向下平面化到虚设栅极堆叠之后。一旦虚设栅极堆叠被隔离（通过在源极/漏极结构和介电填充材料之上施加保护性掩模），所暴露的虚设栅极材料就可以利用适当的蚀刻方案来被移除，并且被最终的栅极结构材料所取代，所述最终的栅极结构材料可以是与在先栅极过程中所提供的相同的材料（例如高k栅极电介质，诸如氧化铪，以及栅极电极，诸如钨插塞，其具有用于功函数调谐的一个或多个钛和/或氮化钛层）。所述方法然后可以在560处继续，如继而将讨论的。

[0052] 在操作530处，源极凹处和漏极凹处被形成到栅极结构的任一侧，以便允许在其中分别地形成源极和漏极结构（包括未经掺杂/轻度掺杂的源极/漏极间隔物以及重度掺杂的源极/漏极区）。如先前所解释的，源极和漏极凹处根据一些实施例将每个底切栅极电极和/或栅极电介质中的至少一个，并且可以通过使用任何数目的合适蚀刻方案来被供应，包括湿法和/或干法各向同性和/或各向异性蚀刻。

[0053] 在操作540处，未经掺杂/轻度掺杂的源极/漏极间隔物材料被外延地沉积到在530处所形成的源极/漏极凹处中的每一个中。如先前所解释的，源极/漏极间隔物被配置成增大针对目标载体（p或n型）的带偏移，并且提供所期望的带结构：对于PMOS，在对VBO几乎没有影响的情况下增大CBO，并且对于NMOS，在对CBO几乎没有影响的情况下增大VBO。因而，半导体主体的沟道区将通过相应的源极/漏极间隔物而与即将来临的重度掺杂的源极和漏极区分离。

[0054] 在操作550处，重度掺杂的源极/漏极材料被外延地沉积到源极/漏极凹处中，并且至少部分地在540处所提供的源极/漏极间隔物材料上。注意到，在一些实施例中，重度掺杂的源极/漏极材料可以是与未经掺杂/轻度掺杂的间隔物材料相同的材料，而在其它实施例中，重度掺杂的源极/漏极材料在组成上不同于未经掺杂/轻度掺杂的间隔物材料。如先前所解释的，在组成上不同意图意指：重度掺杂的源极/漏极材料不同于未经掺杂/轻度掺杂的间隔物，其在为了配置p型器件或n型器件的目的所供应的基于极性的掺杂的任何差异之上并且超过所述差异。

[0055] 在一些实施例中，被选择用于源极/漏极间隔物的半导体材料是未经掺杂或轻度掺杂的硅-锗-碳，以用于具有锗沟道的PMOS器件，或者未经掺杂或轻度掺杂的硅-锗，以用于具有锗沟道的NMOS器件。在其它实施例中，被选择用于源极/漏极间隔物的半导体材料是未经掺杂或轻度掺杂的砷化铟铝，以用于具有砷化铟镓沟道的NMOS器件。表1和2描述了针对IV族和III-V族源极/漏极间隔物材料的多个其它示例性实施例。在任何这样的实施例中，重度掺杂的源极/漏极区可以是相同的组成（但是重度掺杂有所期望的杂质），或替换地可以在组成上不同，如本文所解释的那样。

[0056] 注意到，本文中所提供的源极/漏极结构的组分中的一个或多个可以分等级。在这样的情况中，S/D结构可以包括一个或多个分等级的缓冲器或分等级的区段。在一些这样的情况中，在分等级的部分之间可存在块状部分，所述块状部分具有相对固定的组成。可以使用任何数目的分等级方案。

[0057] 在560处，可以通过使用标准或专有的制造技术来完成所述结构，所述制造技术可以包括例如供应填充材料、平面化、接触结构形成等等。一个或多个互连层可以被形成在器件层上，所述器件层包括如在本文中所提供的所形成的晶体管。可以制造众多集成电路结构以包括这样的晶体管。

[0058] 例如，在例如处理器或通信芯片或存储器芯片或具有晶体管（包括MOS晶体管）的任何其它集成电路的制造中可以形成一个或多个这样的集成电路晶体管。这样的集成电路于是可以被使用在各种电子器件和系统中，所述电子器件和系统仅举几例诸如台式和膝上型计算机、智能电话、平板计算机和测试装备。众多应用和功能电路将是显而易见的。

[0059] 示例性系统图6图示了根据本公开的一些实施例的计算系统1000，其利用通过使用本文中公开的技术所形成的集成电路结构和/或晶体管器件而被实现。如可见的，计算系统1000收容母板
1002。所述母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片
1006，其中的每一个可以物理并且电气地被耦合到母板1002，或以其它方式被集成在其中。
如将领会到的，母板1002可以是例如任何印刷电路板，无论是主板、被安装在主板上的子板、或系统1000的仅有的板等等。

[0060] 取决于其应用，计算系统1000可以包括一个或多个其它部件，所述部件可以或可以不被物理并且电气地耦合到母板1002。这些其它部件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度仪、陀螺仪、扬声器、相机、以及大容量存储设备（诸如硬盘驱动器、光盘（CD）、数字通用盘（DVD）等等）。在计算系统1000中所包括的任何部件可以包括一个或多个通过使用根据示例性实施例的所公开的技术所形成的集成电路结构或器件。在一些实施例中，多个功能可以被集成到一个或多个芯片中（例如诸如注意到，通信芯片1006可以是处理器1004的部分或以其它方式被集成到处理器1004中）。

[0061] 通信芯片1006使能实现无线通信以用于向和从计算系统1000传递数据。术语“无线”及其派生词可以用于描述可通过使用经调制的电磁辐射、通过非固体介质来传送数据的电路、设备、系统、方法、技术、通信信道等等。该术语不暗示相关联的设备不包含任何导线，然而在一些实施例中它们可不包含。通信芯片1006可以实现多个无线标准或协议中的任一个，所述无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-Do、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被标明为3G、4G、5G以及超越这些的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短程无线通信、诸如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长程无线通信、诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。

[0062] 计算系统1000的处理器1004包括被封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板上电路，所述板上电路利用通过使用所公开的技术所形成的一个或多个集成电路结构或器件来被实现，如本文中不同地描述的。术语“处理器”可以是指处理例如来自寄存器和/或存储器的电子数据以将那个电子数据变换成可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。

[0063] 通信芯片1006还可以包括被封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括一个或多个通过使用如本文中不同地描述的所公开的技术所形成的集成电路结构或器件。如鉴于本公开将领会到的，注意到，多标准无线能力可以被直接集成到处理器1004中（例如其中任何芯片1006的功能性被集成到处理器1004中，而不是具有单独的通信芯片）。此外注意到，处理器1004可以是具有这样的无线能力的芯片组。简言之，可以使用任何数目的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有被集成在其中的多个功能。

[0064] 在各种实现方式中，计算系统1000可以是膝上型电脑、上网本、笔记本、智能电话、平板设备、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频记录仪、或者处理数据或采用一个或多个通过使用所公开的技术所形成的集成电路结构或器件的任何其它电子设备或系统，如本文中不同地描述的。注意到，对计算系统的提及意图包括计算设备、装置、以及被配置用于计算或处理信息的其它结构。

[0065] 另外的示例性实施例以下示例关于另外的实施例，从其中，众多置换和配置将显而易见。

[0066] 示例1是一种集成电路晶体管结构，其包括：包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体和栅极电极之间；源极区和漏极区，所述主体在所述源极区和漏极区之间；以及在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的导带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的价带偏移（VBO）。

[0067] 示例2包括示例1的主题，其中在所述主体与所述源极区或漏极区之一之间的间隔物是第一间隔物，所述集成电路晶体管结构此外包括在所述主体与所述源极区或漏极区中另一个之间的第二间隔物，所述第二间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述第二间隔物包括第二半导体材料。

[0068] 示例3包括示例1或2的主题，其中所述间隔物未经掺杂，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0069] 示例4包括示例1或2的主题，其中所述间隔物包括以小于1E18cm3的浓度的p型杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0070] 示例5包括示例1或2的主题，其中所述间隔物包括以小于1E16cm3的浓度的p型杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0071] 示例6包括先前示例中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过75原子百分比的锗浓度。

[0072] 示例7包括在前示例中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过99原子百分比的锗浓度。

[0073] 示例8包括先前示例中任一个的主题，其中所述源极区或漏极区中的所述一个包括硅、锗和碳。

[0074] 示例9包括先前示例中任一个的主题，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质，并且所述p型杂质要么不被包括在所述间隔物中，要么以在
3
1E17cm以下的浓度被包括在所述间隔物中。

[0075] 示例10包括先前示例中任一个的主题，其中所述CBO阈值是至少180毫电子伏特（meV），并且所述VBO阈值小于10meV。

[0076] 示例11包括先前示例中任一个的主题，其中所述第一半导体材料是锗，使得所述主体是锗主体。

[0077] 示例12包括先前示例中任一个的主题，其中所述主体、栅极结构、间隔物、以及源极和漏极区是p型金属氧化物半导体（PMOS）晶体管的部分。

[0078] 示例13包括先前示例中任一个的主题，其中所述主体未经掺杂或被轻度n掺杂。

[0079] 示例14包括先前示例中任一个的主题，其中所述间隔物包括硅、锗和碳。

[0080] 示例15包括示例14的主题，其中所述间隔物包括大约按原子百分比10%到16%的硅，按原子百分比80%到90%的锗，以及按原子百分比1%到4%的碳。

[0081] 示例16是一种集成电路晶体管结构，其包括：包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体与栅极电极之间；源极区和漏极区，所述主体在所述源极区和漏极区之间；以及在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的价带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的导带偏移（VBO）。

[0082] 示例17包括示例16的主题，其中在所述主体与所述源极区或漏极区之一之间的间隔物是第一间隔物，所述集成电路晶体管结构此外包括在所述主体与所述源极区或漏极区中另一个之间的第二间隔物，所述第二间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述第二间隔物包括第二半导体材料。

[0083] 示例18包括示例16或17的主题，其中所述间隔物未经掺杂，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。

[0084] 示例19包括示例16或17的主题，其中所述间隔物包括以小于1E18cm3的浓度的n型杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。

[0085] 示例20包括示例16或17的主题，其中所述间隔物包括以小于1E16cm3的浓度的n型杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。

[0086] 示例21包括示例16或17的主题，其中所述源极区或漏极区中的所述一个是III-V族半导体材料或化合物，并且所述第一半导体材料不同于所述源极区和漏极区并且也是III-V族半导体材料或化合物。在一个这样的示例性情况中，所述源极区或漏极区中的所述一个包括铟（In）、镓（Ga）、砷（As）和锑（Sb）中的至少两个，并且所述第一半导体材料不同于所述源极区和漏极区并且包括In、Ga、As和Sb中的至少两个。

[0087] 示例22包括示例21的主题，其中所述源极区或漏极区中的所述一个包括超过50原子百分比的铟浓度，和/或其中第一半导体材料包括超过50原子百分比的铟浓度。

[0088] 示例23包括示例21或22的主题，其中所述源极区或漏极区中的所述一个此外包括磷。

[0089] 示例24包括示例21或22的主题，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InyAl1-yAs，其中0.51≤x≤0.55，并且y≥0.6。

[0090] 示例25包括示例21或22的主题，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InAsyP1-y，其中0.51≤x≤0.55，并且y≥0.1。

[0091] 示例26包括示例21或22的主题，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InyGa1-yAszP1-z，其中0.51≤x≤0.55，0.25≤y≤1.00，并且0.50≤z≤1.00。

[0092] 示例27包括示例21或22的主题，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括GaSb。

[0093] 示例28包括示例27的主题，其中所述间隔物和主体提供断隙异质结构，其中所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0094] 示例29包括示例21或22的主题，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括GaxAl1-xSb，其中0.01≤x≤0.20。

[0095] 示例30包括示例29的主题，其中所述间隔物和主体提供断隙异质结构，其中所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0096] 示例31包括示例21或22的主题，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括InxGa1-xSb，其中0.25≤x≤1.00。

[0097] 示例32包括示例31的主题，其中所述间隔物和主体提供断隙异质结构，其中所述3
源极区或漏极区中的所述一个包括以超过1E18cm的浓度的p型杂质。

[0098] 示例33包括示例21或22的主题，其中所述第一半导体材料包括GaSb，并且所述源极区或漏极区中的所述一个包括InxGa1-xPySb1-y，其中0.25≤x≤1.00，并且0.00≤y≤0.10。

[0099] 示例34包括示例33的主题，其中所述间隔物和主体提供断隙异质结构，其中所述3
源极区或漏极区中的所述一个包括以超过1E18cm的浓度的p型杂质。

[0100] 示例35包括示例16到34中任一个的主题，其中所述CBO阈值是至少180毫电子伏特（meV），并且所述VBO阈值小于10meV。

[0101] 示例36包括示例16到35中任一个的主题，其中所述主体、栅极结构、间隔物、以及源极和漏极区是n型金属氧化物半导体（NMOS）晶体管的部分。

[0102] 示例37包括示例16到36中任一个的主题，其中所述主体未经掺杂或轻度p掺杂。

[0103] 示例38包括示例16到37中任一个的主题，其中所述间隔物包括III-V族半导体材料或化合物。在一些这样的示例性情况中，所述间隔物包括铟（In）、镓（Ga）、砷（As）和锑（Sb）中的至少两个。

[0104] 示例39包括示例38的主题，其中除了以下之外，所述源极区或漏极区中的所述一3
个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm 的浓度的杂质，并且所述杂质要么不被包括在所述间隔物中，要么以在1E17cm3以下的浓度被包括在所述间隔物中。

[0105] 示例40包括示例38的主题，其中所述源极区或漏极区中的所述一个与间隔物在杂质掺杂中的任何差异之上并且超过所述差异而在组成上不同。

[0106] 示例41包括示例16到20以及35到37中任一个的主题，其中所述源极区或漏极区中的所述一个是硅或者硅和锗，并且所述第一半导体材料是锗。

[0107] 示例42包括示例41的主题，其中除了以下之外，所述源极区或漏极区中的所述一3
个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm 的浓度的杂质，并且所述杂质要么不被包括在所述间隔物中，要么以在1E17cm3以下的浓度被包括在所述间隔物中。

[0108] 示例43是一种形成集成电路晶体管结构的方法，其包括：提供包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；至少在所述主体上方提供栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体与栅极电极之间；提供源极区和漏极区，所述主体在所述源极区和漏极区之间；以及在所述主体与所述源极区或漏极区中之一之间提供间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的导带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的价带偏移（VBO）。

[0109] 示例44包括示例43的主题，其中在所述主体与所述源极区或漏极区之一之间的间隔物是第一间隔物，并且所述方法此外包括在所述主体与所述源极区或漏极区中另一个之间提供第二间隔物，所述第二间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述第二间隔物包括第二半导体材料。

[0110] 示例45包括示例43或44的主题，其中所述间隔物未经掺杂，并且所述源极区或漏3
极区中的所述一个包括以超过1E18cm的浓度的p型杂质。

[0111] 示例46包括示例43或44的主题，其中所述间隔物包括以小于1E18cm3的浓度的p型杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0112] 示例47包括示例43或44的主题，其中所述间隔物包括以小于1E16cm3的浓度的p型3
杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm的浓度的p型杂质。

[0113] 示例48包括示例43到47中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过75原子百分比的锗浓度。

[0114] 示例49包括示例43到48中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过99原子百分比的锗浓度。

[0115] 示例50包括示例43到49中任一个的主题，其中所述源极区或漏极区中的所述一个包括硅、锗和碳。

[0116] 示例51包括示例43到50中任一个的主题，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质，并且所述p型杂质要么不被包括在所述间隔物中，要么以在
3
1E17cm以下的浓度被包括在所述间隔物中。

[0117] 示例52包括示例43到51中任一个的主题，其中所述CBO阈值是至少180毫电子伏特（meV），并且所述VBO阈值小于10meV。

[0118] 示例53包括示例43到52中任一个的主题，其中所述第一半导体材料是锗，使得所述主体是锗主体。

[0119] 示例54包括示例43到53中任一个的主题，其中所述主体、栅极结构、间隔物、以及源极和漏极区是p型金属氧化物半导体（PMOS）晶体管的部分。

[0120] 示例55包括示例54的主题，其中所述主体未经掺杂或被轻度n掺杂。

[0121] 示例56包括示例43到55中任一个的主题，其中所述间隔物包括硅、锗和碳。

[0122] 示例57包括示例56的主题，其中所述间隔物包括大约按原子百分比10%到16%的硅，按原子百分比80%到90%的锗，以及按原子百分比1%到4%的碳。

[0123] 示例58是一种形成集成电路晶体管结构的方法，其包括：包括第一半导体材料的主体，所述第一半导体材料具有第一带隙；至少在所述主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述主体与栅极电极之间；源极区和漏极区，所述主体在所述源极区和漏极区之间；以及在所述主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述间隔物包括第二半导体材料，所述第二半导体材料具有比所述第一带隙更大的第二带隙；其中所述第二半导体材料提供0.1eV或相对于所述第一半导体材料更高的价带偏移（CBO），以及相对于所述第一半导体材料的在-0.05eV到0.05eV的范围中的导带偏移（VBO）。

[0124] 示例59包括示例58的主题，其中在所述主体与所述源极区或漏极区之一之间的间隔物是第一间隔物，所述方法此外包括在所述主体与所述源极区或漏极区中另一个之间的第二间隔物，所述第二间隔物在所述栅极电极和栅极电介质中之一或两者下方延伸，所述第二间隔物包括第二半导体材料。

[0125] 示例60包括示例58或59的主题，其中所述间隔物未经掺杂，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。

[0126] 示例61包括示例58或59的主题，其中所述间隔物包括以小于1E18cm3的浓度的n型杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。

[0127] 示例62包括示例58或59的主题，其中所述间隔物包括以小于1E16cm3的浓度的n型杂质，并且所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的n型杂质。

[0128] 示例63包括示例58到62中任一个的主题，其中所述源极区或漏极区中的所述一个是III-V族半导体材料或化合物，并且所述第一半导体材料不同于所述源极区和漏极区并且也是III-V族半导体材料或化合物。在一个这样的示例性情况中，所述源极区或漏极区中的所述一个包括铟（In）、镓（Ga）、砷（As）和锑（Sb）中的至少两个，并且所述第一半导体材料不同于所述源极区和漏极区并且包括In、Ga、As和Sb中的至少两个。

[0129] 示例64包括示例63的主题，其中所述源极区或漏极区中的所述一个包括超过50原子百分比的铟浓度，和/或其中第一半导体材料包括超过50原子百分比的铟浓度。

[0130] 示例65包括示例63或64的主题，其中所述源极区或漏极区中的所述一个此外包括磷。

[0131] 示例66包括示例63或64的主题，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InyAl1-yAs，其中0.51≤x≤0.55，并且y≥0.6。

[0132] 示例67包括示例63或64的主题，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InAsyP1-y，其中0.51≤x≤0.55，并且y≥0.1。

[0133] 示例68包括示例63或64的主题，其中所述第一半导体材料包括InxGa1-xAs，并且所述源极区或漏极区中的所述一个包括InyGa1-yAszP1-z，其中0.51≤x≤0.55，0.25≤y≤1.00，并且0.50≤z≤1.00。

[0134] 示例69包括示例63或64的主题，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括GaSb。

[0135] 示例70包括示例69的主题，其中所述间隔物和主体提供断隙异质结构，其中所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0136] 示例71包括示例63或64的主题，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括GaxAl1-xSb，其中0.01≤x≤0.20。

[0137] 示例72包括示例71的主题，其中所述间隔物和主体提供断隙异质结构，其中所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0138] 示例73包括示例63或64的主题，其中所述第一半导体材料包括InAs，并且所述源极区或漏极区中的所述一个包括InxGa1-xSb，其中0.25≤x≤1.00。

[0139] 示例74包括示例73的主题，其中所述间隔物和主体提供断隙异质结构，其中所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0140] 示例75包括示例63或64的主题，其中所述第一半导体材料包括GaSb，并且所述源极区或漏极区中的所述一个包括InxGa1-xPySb1-y，其中0.25≤x≤1.00，并且0.00≤y≤0.10。

[0141] 示例76包括示例75的主题，其中所述间隔物和主体提供断隙异质结构，其中所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质。

[0142] 示例77包括示例58到76中任一个的主题，其中所述CBO阈值是至少180毫电子伏特（meV），并且所述VBO阈值小于10meV。

[0143] 示例78包括示例58到77中任一个的主题，其中所述主体、栅极结构、间隔物、以及源极和漏极区是n型金属氧化物半导体（NMOS）晶体管的部分。

[0144] 示例79包括示例58到78中任一个的主题，其中所述主体未经掺杂或轻度p掺杂。

[0145] 示例80包括示例58到79中任一个的主题，其中所述间隔物包括铟（In）、镓（Ga）、砷（As）和锑（Sb）中的至少两个。

[0146] 示例81包括示例80的主题，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的杂质，并且所述杂质要么不被包括在所述间隔物中，要么以在1E17cm3以下的浓度被包括在所述间隔物中。

[0147] 示例82包括示例80的主题，其中所述源极区或漏极区中的所述一个与间隔物在杂质掺杂中的任何差异之上并且超过所述差异而在组成上不同。

[0148] 示例83包括示例58到62以及77到79中任一个的主题，其中所述源极区或漏极区中的所述一个是硅或者硅和锗，并且所述第一半导体材料是锗。

[0149] 示例84包括示例83的主题，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度3
的杂质，并且所述杂质要么不被包括在所述间隔物中，要么以在1E17cm以下的浓度被包括在所述间隔物中。

[0150] 示例85是一种集成电路晶体管结构，其包括：锗主体；至少在所述锗主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述锗主体与栅极电极之间，并且与所述锗主体直接接触；源极区和漏极区，所述锗主体在所述源极区与漏极区之间；以及在所述锗主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者的下方延伸，所述间隔物包括硅、锗和碳。

[0151] 示例86包括示例85的主题，其中所述间隔物未经掺杂，并且所述源极区或漏极区3
中的所述一个包括以超过1E18cm的浓度的p型杂质。

[0152] 示例87包括示例85或86的主题，其中所述源极区或漏极区中的所述一个包括超过75原子百分比的锗浓度。

[0153] 示例88包括示例85到87中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过98原子百分比的锗浓度。

[0154] 示例89包括示例85到88中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过99原子百分比的锗浓度。

[0155] 示例90包括示例85到89中任一个的主题，其中所述源极区或漏极区中的所述一个包括硅、锗和碳。

[0156] 示例91包括示例85到90中任一个的主题，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个包括以超过1E18cm3的浓度的p型杂质，并且所述p型杂质要么不被包括在所述间隔物中，要么以在
1E17cm3以下的浓度被包括在所述间隔物中。

[0157] 示例92包括示例85到91中任一个的主题，其中所述间隔物以及所述源极区或漏极区中的所述一个包括大体上相等浓度的硅、锗和碳。例如，在一些这样的实施例中，在目标浓度的百分之10内的浓度被认为大体上相等，而在其它实施例中，在目标浓度的百分之5内的浓度被认为大体上相等，而在其它实施例中，在目标浓度的百分之2.5内的浓度被认为大体上相等，而在其它实施例中，在目标浓度的百分之1内的浓度被认为大体上相等。在还有的其它的实施例中，在彼此的5原子百分比内的浓度被认为大体上相等，或在彼此的2.5原子百分比内的浓度被认为大体上相等，或在彼此的1原子百分比内的浓度被认为大体上相等。如将领会到的，目标浓度越大，从那个目标浓度的原子百分比变化可越大而同时仍保持大体上相等的状态。例如，如果针对给定组分的目标原子百分比相对小（诸如4原子百分比），那么在大约2到3原子百分比、或5到6原子百分比的范围中的原子百分比（从目标浓度的大约1到2原子百分比的变化），而在另一示例性情况中，如果针对给定组分的目标原子百分比相对大（诸如50原子百分比），那么在大约45到49原子百分比、或51到55原子百分比的范围中的原子百分比（从目标浓度的大约1到5原子百分比的变化）。在更一般的意义上，浓度可变化而仍保持可从一个实施例到下一个变化的所期望的相等范围（在针对给定应用可接受的给定范围内），如鉴于本公开将领会到的。

[0158] 示例93包括示例85到92中任一个的主题，其中所述源极区或漏极区中的所述一个以及所述间隔物每个包括大约按原子百分比10%到16%的硅，按原子百分比80%到90%的锗，以及按原子百分比1%到4%的碳。

[0159] 示例94包括示例85到93中任一个的主题，其中所述集成电路晶体管结构是PMOS晶体管结构。

[0160] 示例95是一种集成电路晶体管结构，其包括：锗主体；至少在所述锗主体上方的栅极结构，所述栅极结构包括栅极电介质和栅极电极，所述栅极电介质在所述锗主体与栅极电极之间，并且与所述锗主体直接接触；源极区和漏极区，所述锗主体在所述源极区与漏极区之间，所述源极和漏极区包括硅和锗中的至少一个并且具有80原子百分比或更多的硅浓度；以及在所述锗主体与所述源极区或漏极区中之一之间的间隔物，所述间隔物在所述栅极电极和栅极电介质中之一或两者的下方延伸，所述间隔物是硅或者硅锗，其具有80原子百分比或更多的硅浓度。

[0161] 示例96包括示例95的主题，其中所述间隔物未经掺杂，并且所述源极区或漏极区中的所述一个掺杂有以超过1E18cm3的浓度的n型杂质。

[0162] 示例97包括示例95或96的主题，其中所述源极区或漏极区中的所述一个包括超过95原子百分比的硅浓度。

[0163] 示例98包括示例95到97中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过98原子百分比的硅浓度。

[0164] 示例99包括示例95到98中任一个的主题，其中所述源极区或漏极区中的所述一个包括超过99原子百分比的硅浓度。

[0165] 示例100包括示例95到99中任一个的主题，其中所述源极区或漏极区中的所述一个包括硅和锗。

[0166] 示例101包括示例95到100中任一个的主题，其中除了以下之外，所述源极区或漏极区中的所述一个与间隔物在组成上相同：所述源极区或漏极区中的所述一个掺杂有以超过1E18cm3的浓度的n型杂质，并且所述间隔物要么未经掺杂，要么掺杂有以在1E17cm3以下的浓度的n型杂质。

[0167] 示例102包括示例95到101中任一个的主题，其中所述间隔物以及所述源极区或漏极区中的所述一个包括大体上相等浓度的硅和锗中的至少一个。

[0168] 示例103包括示例95到102中任一个的主题，其中所述源极区或漏极区中的所述一个以及间隔物每个包括大约按原子百分比10%到20%的锗，按原子百分比80%到90%的锗。

[0169] 已经在本文中采用的术语和表述被用作描述并且非限制的术语，并且在这样的术语和表述的使用中没有意图排除所示和所述的特征的任何等同物（或其部分），并且认识到，在权利要求的范围内，各种修改是可能的。因此，权利要求意图覆盖所有这样的等同物。在本文中已经描述了各种特征、方面和实施例。所述特征、方面和实施例易有与彼此的组合以及易有变型和修改，如本领域技术人员将理解的那样。因此，本公开应当被认为涵盖这样的组合、变型和修改。所意图的是，本公开的范围不被限制到此详细描述，而是更确切地说由随附于此的权利要求来限制。对本申请要求优先权的未来提交的申请可以用不同的方式对所公开的主题要求保护，并且可以一般地包括如在本文中不同地公开的或以其它方式展示的一个或多个元素的任何集合。

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