电子装置及其制造方法专利检索-固化胶粘剂，粘合剂和密封剂专利检索查询-专利查询网

电子装置及其制造方法

阅读：451发布：2024-02-13

专利汇可以提供电子装置及其制造方法专利检索，专利查询，专利分析的服务。并且一种电子装置包含第一电介质层、第二电介质层和至少一个第一立柱凸块。所述第二电介质层安置在所述第一电介质层上。所述第一立柱凸块安置于所述第一电介质层和所述第二电介质层中。所述第一立柱凸块包含凸块部分和立柱部分，且所述立柱部分安置于所述凸块部分上。，下面是电子装置及其制造方法专利的具体信息内容。

权利要求

1.一种电子装置，其包括：
第一电介质层；
第二电介质层，其安置于所述第一电介质层上；以及
至少一个第一立柱凸块，其安置于所述第一电介质层和所述第二电介质层中，其中所述第一立柱凸块包含凸块部分和立柱部分，且所述立柱部分安置于所述凸块部分上。
2.根据权利要求1所述的电子装置，其中所述第一立柱凸块的所述凸块部分的体积大于所述第一立柱凸块的所述立柱部分的体积。
3.根据权利要求1所述的电子装置，其中所述第一立柱凸块的所述立柱部分呈圆锥形状，且所述第一立柱凸块的所述凸块部分呈盘形状。
4.根据权利要求1所述的电子装置，其中所述第一立柱凸块进一步包含位于所述第一立柱凸块的所述立柱部分和所述第一立柱凸块的所述凸块部分之间的肩部部分，所述第一立柱凸块的所述凸块部分的最大宽度大于所述第一立柱凸块的所述肩部部分的最大宽度，且所述第一立柱凸块的所述肩部部分的所述最大宽度大于所述第一立柱凸块的所述立柱部分的最大宽度。
5.根据权利要求1所述的电子装置，其中所述第一立柱凸块的所述凸块部分的最大宽度大于所述第一立柱凸块的所述立柱部分的最大宽度。
6.根据权利要求1所述的电子装置，其中所述第一立柱凸块的所述立柱部分和所述第一立柱凸块的所述凸块部分一体地形成。
7.根据权利要求1所述的电子装置，其中所述第一立柱凸块的所述凸块部分的侧壁为凸面的。
8.根据权利要求1所述的电子装置，其中所述第一电介质层和所述第二电介质层之间的边界低于所述第一立柱凸块的所述凸块部分的顶部表面。
9.根据权利要求1所述的电子装置，其中所述第一电介质层和所述第二电介质层之间的边界高于所述第一立柱凸块的所述凸块部分的顶部表面。
10.根据权利要求1所述的电子装置，其进一步包括安置于所述第二电介质层上的上部电路层，其中所述上部电路层接触所述第一立柱凸块的所述立柱部分。
11.根据权利要求10所述的电子装置，其进一步包括电连接到所述上部电路层的半导体裸片。
12.根据权利要求10所述的电子装置，其进一步包括安置于所述第一电介质层上的下部电路层，其中所述下部电路层的线宽/线距(L/S)大于所述上部电路层的线宽/线距(L/S)。
13.根据权利要求12所述的电子装置，其中所述下部电路层接触所述第一立柱凸块的所述凸块部分。
14.根据权利要求1所述的电子装置，其中所述至少一个第一立柱凸块包含多个第一立柱凸块，且所述第一电介质层界定两个邻近的第一立柱凸块之间的凹口部分。
15.根据权利要求14所述的电子装置，其中所述两个邻近的第一立柱凸块之间的间隙大于所述第一立柱凸块的所述凸块部分的高度的0.2倍。
16.根据权利要求1所述的电子装置，其中所述至少一个第一立柱凸块包含至少两个第一立柱凸块，所述两个第一立柱凸块的所述凸块部分中的每一个具有高度，且所述两个第一立柱凸块的所述凸块部分的所述高度不同。
17.根据权利要求1所述的电子装置，其中所述第一电介质层的材料与所述第二电介质层的材料相同。
18.根据权利要求1所述的电子装置，其进一步包括安置于远离所述第二电介质层的所述第一电介质层的底部表面上的底部电路层，其中所述底部电路层接触所述第一立柱凸块的所述凸块部分。
19.根据权利要求1所述的电子装置，其中所述第一立柱凸块的所述凸块部分的底部表面从所述第一电介质层的底部表面凹入。
20.根据权利要求1所述的电子装置，其进一步包括上部电路层、下部电路层和至少一个第二立柱凸块，其中所述上部电路层安置于所述第二电介质层上，所述下部电路层安置于所述第一电介质层上，且所述第二立柱凸块的两个端部分别接触所述下部电路层和所述上部电路层。
21.一种用于制造电子装置的方法，其包括：
(a)提供载体；
(b)在所述载体上形成至少一个第一立柱凸块，其中所述第一立柱凸块包含凸块部分和立柱部分，且所述立柱部分安置于所述凸块部分上；
(c)形成第一电介质层以覆盖所述第一立柱凸块的所述凸块部分的至少一部分；
以及
(d)在所述第一电介质层上形成第二电介质层以覆盖所述第一立柱凸块的所述立柱部分的至少一部分。
22.根据权利要求21所述的方法，其中在(b)中，通过线结合过程形成所述第一立柱凸块。
23.根据权利要求21所述的方法，其中在(b)中，所述第一立柱凸块为单体结构。
24.根据权利要求21所述的方法，其中在(c)中，通过涂覆形成所述第一电介质层；在(c)之后，所述方法进一步包括固化所述第一电介质层；其中在(d)中，通过涂覆形成所述第二电介质层；在(d)之后，所述方法进一步包括固化所述第二电介质层。
25.根据权利要求21所述的方法，其中在(c)之后，所述方法进一步包括：
(c1)在所述第一电介质层上形成下部电路层。
26.根据权利要求21所述的方法，其中在(d)之后，所述方法进一步包括：
(d1)在所述第二电介质层上形成上部电路层，其中所述上部电路层接触所述第一立柱凸块的所述立柱部分。
27.根据权利要求21所述的方法，其进一步包括：
(e)移除所述载体。
28.根据权利要求21所述的方法，其进一步包括：
(e)图案化所述载体以形成底部电路层。

说明书全文

电子装置及其制造方法

技术领域

[0001] 本公开涉及一种电子装置和一种制造方法，且涉及一种包含至少一个立柱凸块的电子装置和一种用于制造所述电子装置的方法。

背景技术

[0002] 随着电子工业的快速发展和半导体处理技术的进展，半导体芯片与增大数目个电子组件集成以实现更好的电气性能和更多功能。因此，半导体芯片具备更多的输入/输出
(I/O)连接。为制造包含具有增大数目个I/O连接的半导体芯片的半导体封装，可对应地增
大半导体芯片和半导体封装的尺寸。因此，制造成本可能相应地增加。或者，为使包含具有增加数目个I/O连接的半导体芯片的半导体封装的尺寸最小化，应相应地重新设计用于承
载半导体芯片的半导体衬底。对于例如半导体衬底等电子装置，可通过改变其材料或通过
改变其结构设计来实现功能性改进和尺寸减小。当改变电子装置的材料时，可相应地修改
生产设备和制造方法的设定或参数，与调整其结构设计相比，这可能较复杂且昂贵。因此，改进电子装置的功能性和减小电子装置的尺寸的一种有效方式是通过结构设计来实现。
发明内容

[0003] 在一些实施例中，一种电子装置包含第一电介质层、第二电介质层和至少一个第一立柱凸块。所述第二电介质层安置在所述第一电介质层上。第一立柱凸块安置于第一电
介质层和第二电介质层中。第一立柱凸块包含凸块部分和立柱部分，且立柱部分安置于凸
块部分上。

[0004] 在一些实施例中，一种用于制造电子装置的方法包含：(a)提供载体；(b)在所述载体上形成至少一个第一立柱凸块，其中所述第一立柱凸块包含凸块部分和立柱部分，且所述立柱部分安置于凸块部分上；(c)形成第一电介质层以覆盖第一立柱凸块的凸块部分的
至少一部分；以及(d)在第一电介质层上形成第二电介质层以覆盖第一立柱凸块的立柱部
分的至少一部分。
附图说明

[0005] 本公开的一些实施例的方面在与附图一起阅读时从以下详细描述最好地理解。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大
或减小。

[0006] 图1说明根据本公开的一些实施例的电子装置1的剖面图。

[0007] 图2说明图1中展示的区域“A”的放大视图。

[0008] 图3说明根据本公开的一些实施例的电子装置的剖面图。

[0009] 图4说明根据本公开的一些实施例的电子装置的剖面图。

[0010] 图5说明根据本公开的一些实施例的电子装置的剖面图。

[0011] 图6说明根据本公开的一些实施例的电子装置的剖面图。

[0012] 图7说明根据本公开的一些实施例的电子装置的剖面图。

[0013] 图8说明根据本公开的一些实施例的电子装置的剖面图。

[0014] 图9说明根据本公开的一些实施例的电子装置的剖面图。

[0015] 图10说明根据本公开的一些实施例的电子装置的剖面图。

[0016] 图11说明图10中展示的区域“B”的放大视图。

[0017] 图12说明根据本公开的一些实施例的电子装置的剖面图的放大视图。

[0018] 图13说明图12的俯视图。

[0019] 图14说明根据本公开的一些实施例的电子装置的放大俯视图。

[0020] 图15说明沿着图14的线I-I截取的剖面图。

[0021] 图16说明根据本公开的一些实施例的电子装置的剖面图的放大视图。

[0022] 图17说明图16的俯视图。

[0023] 图18说明根据本公开的一些实施例的电子装置的放大俯视图。

[0024] 图19说明沿着图18的线II-II截取的剖面图。

[0025] 图20说明根据本公开的一些实施例的电子装置的剖面图。

[0026] 图21说明根据本公开的一些实施例的电子装置的剖面图。

[0027] 图22说明根据本公开的一些实施例的电子装置的剖面图。

[0028] 图23说明根据本公开的一些实施例的电子装置的剖面图。

[0029] 图24说明根据本公开的一些实施例的电子装置的剖面图。

[0030] 图25说明根据本公开的一些实施例的电子装置的剖面图。

[0031] 图26说明根据本公开的一些实施例的电子装置的剖面图。

[0032] 图27说明根据本公开的一些实施例的电子装置的剖面图。

[0033] 图28说明根据本公开的一些实施例的电子装置的剖面图。

[0034] 图29说明根据本公开的一些实施例的电子装置的剖面图。

[0035] 图30说明根据本公开的一些实施例的电子装置的剖面图。

[0036] 图31说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0037] 图32说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0038] 图33说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0039] 图34说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0040] 图35说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0041] 图36说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0042] 图37说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0043] 图38说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0044] 图39说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0045] 图40说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0046] 图41说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0047] 图42说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0048] 图43说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0049] 图44说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0050] 图45说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0051] 图46说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0052] 图47说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0053] 图48说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0054] 图49说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0055] 图50说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0056] 图51说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0057] 图52说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0058] 图53说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0059] 图54说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0060] 图55说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

[0061] 图56说明根据本公开的一些实施例的用于制造电子装置的方法的实例的一或多个阶段。

具体实施方式

[0062] 贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。根据结合附图作出的以下详细描述将容易理解本公开的实施例。

[0063] 以下公开内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来阐释本公开的某些方面。当然，这些只是实例且并不希
望为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第
一特征与第二特征之间形成或安置以使得第一特征和第二特征可不直接接触的实施例。另
外，本公开可以在各种实例中重复参考标号及/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。

[0064] 本发明的至少一些实施例提供一种电子装置，其包含安置于两个电介质层中的至少一个立柱凸块(stud bump)。本发明的至少一些实施例提供用于制造所述电子装置的技
术。

[0065] 在比较性的半导体衬底中，包含多个导电通孔(conductive vias)用于不同层之间的垂直电连接。所述导电通孔中的每一个呈固体圆柱形状或固体圆锥形状。一种用于制
造导电通孔的方法可包含以下步骤。首先，通过例如光刻(lithography)或激光钻孔(laser drilling)在第一电介质层上形成第一贯穿孔。随后，通过例如镀敷(plating)在第一贯穿
孔中形成导电材料(例如，铜)，以形成第一导电通孔。随后，形成第二电介质层以覆盖第一电介质层和第一导电通孔。随后，通过例如光刻或激光钻孔在第二电介质层上形成第二贯
穿孔。第二贯穿孔的位置可对应于第一导电通孔。因此，第一导电通孔可从第二贯穿孔暴
露。随后，通过例如镀敷在第二贯穿孔中形成导电材料，以形成安置于第一导电通孔上和/或直接接触第一导电通孔的第二导电通孔。如前述方法中陈述，需要至少两个孔形成过程
(hole-formation processes)和至少两个镀敷过程。然而，要使用的过程越多，则某一过程可能失败的风险越大。也就是说，较多过程将增加半导体衬底发生失败的风险。此外，较多过程将增加半导体衬底的制造成本。

[0066] 此外，如果第一电介质层的材料包含玻璃纤维，那么在激光钻孔过程之后第一贯穿孔的侧壁可以是不规则的不平坦表面。也就是说，断裂纤维的尖端可能从第一贯穿孔的
侧壁突出。因此，在镀敷过程期间，导电材料的金属颗粒不能紧密地堆叠和布置在第一贯穿孔的整个侧壁上。因此，在镀敷过程之后，第一导电通孔和第一电介质层之间的结合强度较弱。当归因于第一导电通孔和第一电介质层之间的热膨胀系数(CTE)不匹配(mismatch)而
发生半导体衬底的翘曲时，第一导电通孔可能容易从第一电介质层剥离。同样地，第二导电通孔和第二电介质层之间的结合强度也较弱，且第二导电通孔可能容易从第二电介质层剥
离。

[0067] 此外，归因于镀敷中使用的电解质的组成，第一导电通孔的导电材料容易形成凹坑形状(dimple shape)或突起形状(protrusion shape)。换句话说，第一导电通孔的上表
面不是平面的。归因于第一导电通孔的凹坑形状或突起形状，例如导电迹线或第二导电通
孔等电路结构不能恰当地安置在第一导电通孔上或上方。此外，如果第二导电通孔安置于
第一导电通孔上，那么归因于第二导电通孔和第一导电通孔之间的边界，第二导电通孔和
第一导电通孔之间的结合强度较弱。当法线力(normal force)施加到第二导电通孔和第一
导电通孔的组合件结构时，所述组合件结构可能容易在第二导电通孔和第一导电通孔之间
的边界处开裂，从而导致第二导电通孔和第一导电通孔之间的断路(open circuit)。也就
是说，第二导电通孔和第一导电通孔的组合件结构抵抗法线力和剪切力(shear force)的
能力较低。此外，归因于镀敷过程期间的前述凹坑问题，第一导电通孔和第二导电通孔的纵横比(aspect ratio,A/R)(高宽比)为低，例如小于10:1。

[0068] 本发明提供一种电子装置，其包含至少一个立柱凸块以解决至少上述问题。在一些实施例中，立柱凸块安置于两个电介质层中用于垂直电连接。可通过线结合过程(wire
bonding process)而非光刻或激光钻孔及镀敷过程来形成立柱凸块。立柱凸块可提供法线
力和剪切力的改进的耐受度。

[0069] 图1说明根据本公开的一些实施例的电子装置1的剖面图。图2说明图1中展示的区域“A”的放大视图。电子装置1可以是布线结构或用于承载半导体芯片或半导体裸片的半导体衬底。电子装置1包含载体10、至少一个第一立柱凸块2、第一电介质层12、第二电介质层
14、上部电路层16(也称为“第一电路层”)、下部电路层18(也称为“第二电路层”)和至少一个第二立柱凸块3。

[0070] 载体10可为(例如)金属材料、陶瓷材料、玻璃材料、衬底或半导体晶片。载体10的形状可为(例如)矩形或正方形。或者，载体10的形状可为(例如)圆形或椭圆形。在图1中所说明的实施例中，载体10是金属材料。载体10的厚度可在约100μm到约500μm、约200μm到约800μm或约500μm到约1500μm的范围中。

[0071] 第一立柱凸块2可形成或安置于载体10上。在图1中所说明的实施例中，第一立柱凸块2直接接触载体10。第一立柱凸块2的材料(也就是说，包含在第一立柱凸块2中的材料)可以是导电金属，例如铜和/或金，或另一金属或金属的组合，且可通过线结合过程而形成或安置。第一立柱凸块2具有顶部表面21和底部表面23。

[0072] 如图1所示，第一立柱凸块2可包含凸块部分(bump portion)22、肩部部分(shoulder portion)24和立柱部分(stud portion)26。凸块部分22形成或安置于载体10
上，且立柱部分26安置于凸块部分22上或上方。肩部部分24位于立柱部分26和凸块部分22
之间。在一些实施例中，凸块部分22、肩部部分24和立柱部分26一体地且同时形成，因此，第一立柱凸块2是单体结构，凸块部分22和肩部部分24之间无边界，且肩部部分24和立柱部分
26之间无边界。第一立柱凸块2的凸块部分22的体积可大于第一立柱凸块2的立柱部分26的
体积(例如，可为约1.1倍或超过1.1倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约
1.4倍或超过1.4倍)，且第一立柱凸块2的立柱部分26的体积可大于第一立柱凸块2的肩部
部分24的体积(例如，可为约1.1倍或超过1.1倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约1.4倍或超过1.4倍)。

[0073] 如图2中所示，第一立柱凸块2的凸块部分22的最大宽度W1可大于第一立柱凸块2的肩部部分24的最大宽度W2(例如，可为约1.1倍或超过1.1倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约1.4倍或超过1.4倍)，且第一立柱凸块2的肩部部分24的最大宽度W2可大于第一立柱凸块2的立柱部分26的最大宽度W3(例如，可为约1.1倍或超过1.1倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约1.4倍或超过1.4倍)。第一立柱凸块2的凸块部分22的高度h1可大于或等于第一立柱凸块2的立柱部分26的高度h3，且第一立柱凸块2的
凸块部分22的高度h1可大于第一立柱凸块2的肩部部分24的高度h2(例如，可为约1.3倍或超过1.3倍、约1.5倍或超过1.5倍、约2.0倍或超过2.0倍)。

[0074] 在一些实施例中，第一立柱凸块2的立柱部分26的最大宽度W3可大体上等于线结合过程中使用的结合线54(图31)的直径D。第一立柱凸块2的凸块部分22的高度h1可等于结
合线54(图31)的直径D的约1.2倍到3倍，且第一立柱凸块2的总高度ht可等于结合线54的直
径D的约2倍到3倍。举例来说，结合线54的直径D可在约0.8密耳(mils)(千分之英寸)到约2
密耳的范围中，即约20μm到约50.8μm，且第一立柱凸块2的总高度ht可在约25μm到约120μm的范围中。

[0075] 在一些实施例中，第一立柱凸块2的凸块部分22大体上呈盘(disk)或冰球形圆块形状(puck shape)(例如，具有朝外凸起的凸面侧壁的冰球形圆块)，第一立柱凸块2的肩部部分24大体上呈盘或冰球形圆块形状，且第一立柱凸块2的立柱部分26大体上呈圆锥形状
(例如具有朝外凸起的凸面侧壁的圆锥)。第一立柱凸块2的凸块部分22具有顶部表面221，
且第一立柱凸块2的肩部部分24安置于凸块部分22的顶部表面221上。因此，凸块部分22的
侧壁并不连接到肩部部分24的侧壁。此外，第一立柱凸块2的肩部部分24具有顶部表面241，且第一立柱凸块2的立柱部分26安置于肩部部分24的顶部表面241上。因此，肩部部分24的
侧壁并不连接到立柱部分26的侧壁。

[0076] 如图1所示，第一电介质层12可以是钝化层，且可包含以下各项或由以下各项形成：光致抗蚀剂层(photoresist layer)；经固化感光材料(cured photosensitive
material)；经固化光可成像电介质(cured photoimageable dielectric；PID)材料，例如聚酰胺(polyamide；PA)、聚酰亚胺(polyimide；PI)、环氧树脂或聚苯并恶唑
(polybenzoxazole；PBO)；或其两个或两个以上的组合。在一或多个实施例中，第一电介质层12可包含干膜型材料或由干膜型材料形成，所述干膜型材料包含树脂和多个填料。在其
中干膜型材料是感光材料的一或多个实施例中，此类干膜型材料可进一步包含敏化剂
(sensitizer)、光引发剂(photoinitiator)和交联剂(cross-linker)中的任一个。在干膜
型材料是非感光材料的一或多个实施例中，此类干膜型材料不含敏化剂、光引发剂和交联
剂。在另一实施例中，第一电介质层12可包含液体型材料或由液体型材料形成，所述液体型材料包含均质树脂而无填料。在液体型材料是感光材料的一或多个实施例中，此类液体型
材料可进一步包含重氮基萘醌(diazonaphthoquinone,DNQ)。在液体型材料是非感光材料
的一或多个实施例中，此类液体型材料可不含重氮基萘醌(DNQ)。在一些实施例中，第一电介质层12可以是干膜材料。在一些实施例中，第一电介质层12的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。第一电介质层12的厚度可在约5μm到约10μm的范围中。

[0077] 第一电介质层12覆盖载体10和第一立柱凸块2的至少一部分。第一电介质层12具有第一表面121和与第一表面121相对的第二表面122。第一电介质层12的第一表面121接触
载体10，且第一电介质层12的第二表面122低于凸块部分22的顶部表面221。因此，第一电介质层12覆盖第一立柱凸块2的凸块部分22的下部部分，且第一立柱凸块2的凸块部分22的下
部部分内嵌于第一电介质层12中。第一立柱凸块2的凸块部分22的上部部分安置在比第一
电介质层12的第二表面122高的高程处(higher elevation)。在图1中所说明的实施例中，
第一电介质层12可在第一立柱凸块2形成之后形成或安置，因此，第一电介质层12和第一立柱凸块2的凸块部分22之间的边界的表面条件(例如，表面粗糙度)由第一立柱凸块2的凸块
部分22的侧壁的表面条件(例如，表面粗糙度)确定。因此，第一电介质层12和第一立柱凸块
2的凸块部分22之间的边界的表面条件(例如，表面粗糙度)可比比较性半导体衬底的电介
质层的贯穿孔的侧壁的表面条件(例如，表面粗糙度)平滑。

[0078] 下部电路层18(即，第二电路层)可以是再分布层(redistribution layer,RDL)，且安置于第一电介质层12的第二表面122上。举例来说，下部电路层18可包含依次安置于第一电介质层12上的第一金属层181、第二金属层182和第三金属层183。第一金属层181和第
二金属层182可以是晶种层，包含例如钛和/或铜、另一金属或合金，且可通过溅镀
(sputtering)而形成或安置。举例来说，第一金属层181可包含钛，且第二金属层182可包含铜。第三金属层183可包含(例如)铜，或另一金属或金属组合，且可通过电镀
(electroplating)而形成或安置。在一些实施例中，如图1中所示，下部电路层18可包含多个导电迹线和/或多个结合垫。下部电路层18不可接触第一立柱凸块2的凸块部分22。然而，在一些实施例中，下部电路层18可接触第一立柱凸块2的凸块部分22。在一或多个实施例
中，下部电路层18的线宽/线距(L/S)可等于或小于约3微米(μm)/约3μm、等于或小于约2μm/约2μm(例如约1.8μm/约1.8μm或更小、约1.6μm/约1.6μm或更小，或约1.4μm/约1.4μm或更小)，等于或小于约1μm/约1μm，或等于或小于约0.5μm/约0.5μm。

[0079] 第二立柱凸块3可形成或安置于下部电路层18的结合垫上。在图1中所说明的实施例中，第二立柱凸块3的形状类似于第一立柱凸块2的形状，且第二立柱凸块3的高度小于第一立柱凸块2的高度。也就是说，第二立柱凸块3可视为经压缩第一立柱凸块2。第二立柱凸块3的材料(也就是说，包含在第二立柱凸块3中的材料)可以是导电金属，例如铜和/或金，或另一金属或金属的组合，且可通过线结合过程而形成或安置。

[0080] 如图1所示，第二立柱凸块3可包含凸块部分32、肩部部分34和立柱部分36。凸块部分32形成或安置于下部电路层18的结合垫上，且立柱部分36安置于凸块部分32上或上方。肩部部分34位入于立柱部分36和凸块部分32之间。在一些实施例中，凸块部分32、肩部部分
34和立柱部分36一体地且同时形成，因此，第二立柱凸块3是单体结构，凸块部分32和肩部部分34之间无边界，且肩部部分34和立柱部分36之间无边界。第二立柱凸块3的凸块部分32的体积可大于第二立柱凸块3的立柱部分36的体积(例如，可为约1.1倍或超过1.1倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约1.4倍或超过1.4倍)，且第二立柱凸块3的立柱部分36的体积可大于第二立柱凸块3的肩部部分34的体积(例如，可为约1.1倍或超过1.1
倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约1.4倍或超过1.4倍)。

[0081] 第二立柱凸块3的凸块部分32的最大宽度可大于第二立柱凸块3的肩部部分34的最大宽度(例如，可为约1.1倍或超过1.1倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约1.4倍或超过1.4倍)，且第二立柱凸块3的肩部部分34的最大宽度可大于第二立柱凸块
3的立柱部分36的最大宽度(例如，可为约1.1倍或超过1.1倍、约1.2倍或超过1.2倍、约1.3倍或超过1.3倍，或者约1.4倍或超过1.4倍)。第二立柱凸块3的凸块部分32的高度可大于或等于第二立柱凸块3的立柱部分36的高度，且第二立柱凸块3的凸块部分32的高度可大于第
二立柱凸块3的肩部部分34的高度(例如，可为约1.3倍或超过1.3倍、约1.5倍或超过1.5倍、约2.0倍或超过2.0倍)。

[0082] 在一些实施例中，第二立柱凸块3的立柱部分36的最大宽度可大体上等于线结合过程中使用的结合线54(图41)的直径D。第二立柱凸块3的凸块部分32的高度可等于结合线
54(图41)的直径D的约1.2倍到3倍，且第二立柱凸块3的总高度可等于结合线54(图41)的直
径D的约2倍到3倍。举例来说，结合线54(图41)的直径D可在约0.8密耳(千分之英寸)到约2
密耳的范围中，即，约20μm到约50.8μm，且第二立柱凸块3的总高度可在约25μm到约120μm的范围中。

[0083] 在一些实施例中，第二立柱凸块3的凸块部分32大体上呈盘或冰球形圆块形状(例如，具有朝外凸起的凸面侧壁的冰球形圆块)，第二立柱凸块3的肩部部分34大体上呈盘或
冰球形圆块形状，且第二立柱凸块3的立柱部分36大体上呈圆锥形状(例如具有朝外凸起的
凸面侧壁的圆锥)。

[0084] 第二电介质层14可以是钝化层，且可包含以下各项或由以下各项形成：光致抗蚀剂层；经固化感光材料；经固化光可成像电介质(cured photoimageable dielectric；PID)材料，例如聚酰胺(polyamide；PA)、聚酰亚胺(polyimide；PI)、环氧树脂或聚苯并恶唑
(polybenzoxazole；PBO)；或其两个或两个以上的组合。在一或多个实施例中，第二电介质层14可包含干膜型材料或由干膜型材料形成，所述干膜型材料包含树脂和多个填料。在干
膜型材料是感光材料的一或多个实施例中，此类干膜型材料可进一步包含敏化剂、光引发
剂和交联剂中的任一个。在干膜型材料为非感光材料的一或多个实施例中，此类干膜型材
料不含敏化剂、光引发剂和交联剂。在另一实施例中，第二电介质层14可包含液体型材料或由液体型材料形成，所述液体型材料包含均质树脂而无填料。在其中液体类型材料是感光
材料的一或多个实施例中，此类液体类型材料可进一步包含重氮基萘醌(DNQ)。在液体型材料是非感光材料的一或多个实施例中，此类液体型材料可不含重氮基萘醌(DNQ)。在一些实施例中，第二电介质层14可以是干膜材料。在一些实施例中，第二电介质层14的材料可包含无机材料(例如SiOx、SiNx、TaOx)、玻璃、硅或陶瓷。第二电介质层14的材料可与第一电介质层12的材料相同或不同。第二电介质层14的厚度可在约10μm到约20μm的范围中。第二电介质层14的厚度可大于第一电介质层12的厚度。

[0085] 第二电介质层14覆盖第一电介质层12、下部电路层18、第一立柱凸块2的至少一部分和第二立柱凸块3。第二电介质层14具有第一表面141和与第一表面141相对的第二表面
142。第二电介质层14的第一表面141接触第一电介质层12的第二表面122，因此，第二电介质层14的第一表面141或第一电介质层12的第二表面122为第二电介质层14和第一电介质
层12之间的边界。如图1中所示，第二电介质层14和第一电介质层12之间的边界(例如，第二电介质层14的第一表面141或第一电介质层12的第二表面122)低于第一立柱凸块2的凸块
部分22的顶部表面221。因此，第二电介质层14覆盖第一立柱凸块2的立柱部分26和肩部部
分24，以及第一立柱凸块2的凸块部分22的上部部分。

[0086] 第二电介质层14的第二表面142与第一立柱凸块2的顶部表面21和第二立柱凸块3的顶部表面31大体上共面。在一些实施例中，第一立柱凸块2的顶部表面21和第二立柱凸块
3的顶部表面31可从第二电介质层14的第二表面142暴露。第一立柱凸块2的总高度ht大体
上等于第一电介质层12的厚度和第二电介质层14的厚度的总和。此外，第二电介质层14的
厚度大体上等于第二立柱凸块3的高度和下部电路层18的厚度的总和。

[0087] 上部电路层16(即，第一电路层)可以是再分布层(RDL)，且安置于第二电介质层14的第二表面142上。举例来说，上部电路层16可包含依次安置于第二电介质层14上的第一金属层161、第二金属层162和第三金属层163。第一金属层161和第二金属层162可以是晶种
层，包含例如钛和/或铜、另一金属或合金，且可通过溅镀而形成或安置。举例来说，第一金属层161可包含钛，且第二金属层162可包含铜。第三金属层163可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图1中所示，上部电路层16可包含多个导电迹线和/或多个结合垫。上部电路层16的部分可覆盖和接触第一立柱凸块2
的顶部表面21和第二立柱凸块3的顶部表面31。因此，上部电路层16的一部分可覆盖和接触第二立柱凸块3的立柱部分36，且第二立柱凸块3的两个端部可分别接触下部电路层18和上
部电路层16。上部电路层16可经由第二立柱凸块3电连接到下部电路层18。此外，上部电路层16的另一部分可覆盖和接触第一立柱凸块2的立柱部分26。

[0088] 在一或多个实施例中，上部电路层16的线宽/线距(L/S)可等于或小于约3μm/约3μm、等于或小于约2μm/约2μm(例如，约1.8μm/约1.8μm或更小、约1.6μm/约1.6μm或更小，或者约1.4μm/约1.4μm或更小)、等于或小于约1μm/约1μm，或者等于或小于约0.5μm/约0.5μm。在一或多个实施例中，下部电路层18的线宽/线距(L/S)大于上部电路层16的线宽/线距(L/S)。

[0089] 在图1的电子装置1中，第一立柱凸块2和第二立柱凸块3用于垂直电连接。第一立柱凸块2和第二立柱凸块3可通过线结合过程而非光刻或激光钻孔和镀敷过程形成。因此，
电子装置1的较少过程将降低电子装置1发生失败的风险。此外，较少过程将减少电子装置1的制造成本。此外，因为第一电介质层12可在第一立柱凸块2形成之后形成或安置，所以第一立柱凸块2和第一电介质层12之间的结合强度相对较高。当电子装置1的翘曲发生时，第
一立柱凸块2不会容易从第一电介质层12剥离。同样地，第二立柱凸块3和第二电介质层14
之间的结合强度也相对较高，且第二立柱凸块3不会容易从第二电介质层14剥离。

[0090] 此外，因为第一立柱凸块2和第二立柱凸块3是通过线结合而非镀敷形成，所以第一立柱凸块2和第二立柱凸块3的顶端将不会形成任何凹坑形状或突起形状。换句话说，第
二电介质层14的第二表面142可与第一立柱凸块2的顶部表面21和第二立柱凸块3的顶部表
面31大体上共面。因此，上部电路层16可恰当地安置在第一立柱凸块2和第二立柱凸块3上
或上方。此外，因为第一立柱凸块2一体地形成(即，为单体结构)，所以当法线力施加到第一立柱凸块2时，第一立柱凸块2可能不容易开裂。也就是说，第一立柱凸块2抵抗法线力和剪切力的能力相对较高。此外，第一立柱凸块2和第二立柱凸块3的纵横比(A/R)(高宽比)可相对较高，例如大于10:1或更大、大于20:1或更大，或者大于50:1或更大。

[0091] 图3说明根据本公开的一些实施例的电子装置1a的剖面图。电子装置1a类似于图1和图2中展示的电子装置1，除了第一立柱凸块2a和第二立柱凸块3a的结构。电子装置1a的
第一立柱凸块2a不含图1和图2的第一立柱凸块2的肩部部分24。因此，第一立柱凸块2a仅包含凸块部分22和立柱部分26。第一立柱凸块2a的立柱部分26安置于凸块部分22的顶部表面
221上。第一立柱凸块2的凸块部分22的最大宽度W1大于第一立柱凸块2的立柱部分26的最
大宽度W3。此外，电子装置1a的第二立柱凸块3a不含图1的第二立柱凸块3的肩部部分34。因此，第二立柱凸块3a仅包含凸块部分32和立柱部分36。第二立柱凸块3a的立柱部分36安置
于凸块部分32上。

[0092] 图4说明根据本公开的一些实施例的电子装置1b的剖面图。电子装置1b类似于图1和图2中展示的电子装置1，除了金属层11进一步包含在第一电介质层12和载体10a之间。金属层11可包含(例如)铜或另一金属或金属的组合。载体10a可以是非金属材料，例如陶瓷材料、玻璃材料、衬底或半导体晶片。第一立柱凸块2和第二立柱凸块3形成或安置于金属层11上。

[0093] 图5说明根据本公开的一些实施例的电子装置1c的剖面图。电子装置1c类似于图1和图2中展示的电子装置1，除了下部电路层18接触第一立柱凸块2的凸块部分22。如图4中
所示出，下部电路层18的一部分沿着第一立柱凸块2的凸块部分22的上部部分的侧壁延伸。
此外，可省略图1的第二立柱凸块3。

[0094] 图6说明根据本公开的一些实施例的电子装置1d的剖面图。电子装置1d类似于图5中展示的电子装置1c，除了第二电介质层14和第一电介质层12之间的边界(例如，第二电介质层14的第一表面141或第一电介质层12的第二表面122)高于第一立柱凸块2的凸块部分
22的顶部表面221。因此，第一电介质层12覆盖第一立柱凸块2的凸块部分22，且第二电介质层14不接触第一立柱凸块2的凸块部分22。第二电介质层14的厚度可小于第一电介质层12
的厚度。

[0095] 图7说明根据本公开的一些实施例的电子装置1e的剖面图。电子装置1e类似于图4中展示的电子装置1b，除了移除了载体10a，且金属层11经图案化以形成底部电路层20。如图7所示，第一电介质层12的底部表面(即，第一表面121)远离第二电介质层14，且与第一立柱凸块2的底部表面23大体上共面。因此，底部电路层20安置于第一电介质层12的底部表面(即，第一表面121)上，且覆盖和接触第一立柱凸块2的凸块部分22的底部表面23。底部电路层20是平坦的。

[0096] 图8说明根据本公开的一些实施例的电子装置1f的剖面图。电子装置1f类似于图1和图2中展示的电子装置1，除了进一步包含第三电介质层35和第三电路层37。第三电介质
层35插入位于第一电介质层12和第二电介质层14之间。第三电介质层35的材料可与第一电
介质层12或第二电介质层14的材料相同。第三电介质层35覆盖第一电介质层12、下部电路
层18和第一立柱凸块2a、2b的至少一部分。第三电路层37可以是再分布层(RDL)，且安置于第三电介质层35上。举例来说，第三电路层37可包含依次安置于第一电介质层12上的第一
金属层371、第二金属层372和第三金属层373。第一金属层371和第二金属层372可以是晶种层，包含例如钛和/或铜、另一金属或合金，且可通过溅镀而形成或安置。举例来说，第一金属层371可包含钛，且第二金属层372可包含铜。第三金属层373可包含(例如)铜，或另一金属或金属组合，且可通过电镀而形成或安置。在一些实施例中，如图8中所示，第三电路层37可包含多个导电迹线和/或多个结合垫。第三电路层37不可接触第一立柱凸块2a、2b。然而，在一些实施例中，第三电路层37可接触第一立柱凸块2a、2b。在一或多个实施例中，第三电路层37的线宽/线距(L/S)可等于或小于约3μm/约3μm、等于或小于约2μm/约2μm。

[0097] 第二电介质层14覆盖第三电介质层35、第三电路层37和第一立柱凸块2a、2b的至少一部分。上部电路层16可以是再分布层(RDL)，且安置于第二电介质层14的第二表面142
上。上部电路层16的部分可覆盖和接触第一立柱凸块2a、2b的顶部表面。如图8所示，可省略图1的第二立柱凸块3，且第一立柱凸块2a、2b的形状不同于图1和图2的第一立柱凸块2的形状。第一立柱凸块2a可包含凸块部分22a、肩部部分24a和立柱部分26a。第一立柱凸块2a的立柱部分26a的高度可大于第一立柱凸块2的立柱部分26的高度。第一立柱凸块2a的立柱部
分26a延伸穿过第三电路层37。第一立柱凸块2b可包含凸块部分22b、肩部部分24b和立柱部分26b。第一立柱凸块2b的凸块部分22b的高度可大于第一立柱凸块2的凸块部分22的高度。
因此，第一立柱凸块2a附近的第三电路层37的密度大于第一立柱凸块2b附近的第三电路层
37的密度。此外，第一立柱凸块2a的立柱部分26a的高度可不同于第一立柱凸块2b的立柱部分26b的高度。在一些实施例中，第一立柱凸块2a的立柱部分26a的高度可大于第一立柱凸
块2b的立柱部分26b的高度。

[0098] 图9说明根据本公开的一些实施例的电子装置1g的剖面图。电子装置1g类似于图8中展示的电子装置1f，除了进一步包含第四电介质层38和第四电路层39。第四电介质层38
位于第三电介质层35和第二电介质层14之间。第四电路层39安置于第四电介质层38上。在
一或多个实施例中，第四电路层39的线宽/线距(L/S)可等于或小于约3μm/约3μm、等于或小于约2μm/约2μm。第二电介质层14覆盖第四电介质层38、第四电路层39和第一立柱凸块2a、
2b的至少一部分。上部电路层16安置于第二电介质层14的第二表面142上。上部电路层16的部分可覆盖和接触第一立柱凸块2a、2b的顶部表面。如图9所示，电子装置1g可包含多个第二立柱凸块3a、3b。第二立柱凸块3a可安置于第一电介质层12和第三电介质层32中，且可接触第三电路层37。第二立柱凸块3b可安置于第二电介质层14和第四电介质层38中，且可电
连接第三电路层37和上部电路层16。

[0099] 图10说明根据本公开的一些实施例的电子装置1h的剖面图。图11说明图10中展示的区域“B”的放大视图。电子装置1h类似于图1和图2中展示的电子装置1，除了电子装置1h包含多个第一立柱凸块2，且第一电介质层12界定两个邻近第一立柱凸块2之间的第一凹口
部分124。下部电路层18的导电迹线184的一部分可安置于第一凹口部分124中且接触两个
邻近的第一立柱凸块2。参看图11，厚度“T1”被定义为第一凹口部分124的最底点和第一电介质层12的第一表面121之间的距离。也就是说，厚度T1为第一电介质层12的最薄部分。此外，厚度“T2”被定义为第一凹口部分124的最顶点和第一电介质层12的第一表面121之间的距离。在一些实施例中，第一凹口部分124的最顶点可接触第一立柱凸块2的凸块部分22的
侧壁。因此，厚度T2可等于或小于第一电介质层12的平均厚度。此外，间隙“g”被定义为两个邻近的第一立柱凸块2之间的间隙。如图11所示，电子装置1h满足预定设计规则g>0.2*h1，也就是说，两个邻近的第一立柱凸块2之间的间隙g大于第一立柱凸块2的凸块部分22的高
度h1的0.2倍。因此，归因于制程能力(process capability)和材料特性，0.04*h10.06*h1

[0100] 图12说明根据本公开的一些实施例的电子装置的剖面图的放大视图。图13说明图12的俯视图。在图12和图13中说明的实施例中，为了清楚地阐释而省略上部电路层16和第
二电介质层14。第一电介质层12界定两个邻近的第一立柱凸块2之间的第一凹口部分124a，且两个邻近的第一立柱凸块2之间的间隙g1小于第一立柱凸块2的凸块部分22的高度h1的
0.2倍。也就是说，g1<0.2*h1。因此，归因于制程能力和材料特性，T1<0.004*h1。因为厚度T1太小(即，极接近于零)，所以第一凹口部分124a中的下部电路层18的导电迹线184的部分可不接触两个邻近的第一立柱凸块2。

[0101] 图14说明根据本公开的一些实施例的电子装置的放大俯视图。图15说明沿着图14的线I-I截取的剖面图。图14和图15中说明的实施例类似于图12和图13中说明的实施例，除了下部电路层18的导电迹线的定向之外。参看图14，下部电路层18的导电迹线185垂直延
伸，且安置于两个邻近的第一立柱凸块2之间。下部电路层18的导电迹线185的一部分可安
置于第一电介质层12的第一凹口部分124a中。两个邻近的第一立柱凸块2之间的间隙g1小
于第一立柱凸块2的凸块部分22的高度h1的0.2倍。也就是说，g1<0.2*h1。因此，归因于制程能力和材料特性，T1<0.004*h1。因为厚度T1太小(即，极接近于零)，所以第一凹口部分124a中的下部电路层18的导电迹线185的部分可不接触第一电介质层12上的下部电路层18的导
电迹线185的其它部分。因此，下部电路层18的导电迹线185在第一凹口部分124a处不连续，这导致断路。

[0102] 图16说明根据本公开的一些实施例的电子装置的剖面图的放大视图。图17说明图16的俯视图。在图16和图17中说明的实施例中，为了清楚地阐释，省略下部电路层18。第二电介质层14界定对应于第一电介质层12的第一凹口部分124a的第二凹口部分144a。上部电
路层16的导电迹线164的一部分可安置于第二电介质层14的第二凹口部分144a中。如图16
中所展示，第二电介质层14的第二凹口部分144a与第一电介质层12的第一凹口部分124a共
形。因此，第二电介质层14的第二凹口部分144a中的上部电路层16的导电迹线164的部分可不接触第二电介质层14上的上部电路层16的导电迹线164的其它部分。因此，上部电路层16的导电迹线164在第二凹口部分144a处不连续，这导致断路。

[0103] 图18说明根据本公开的一些实施例的电子装置的放大俯视图。图19说明沿着图18的线II-II截取的剖面图。图18和图19中所说明的实施例类似于图16和图17中所说明的实
施例，除了上部电路层16的导电迹线的定向之外。参看图18，上部电路层16的导电迹线165垂直延伸，且安置于两个邻近的第一立柱凸块2之间。上部电路层16的导电迹线165的一部
分可安置于第二电介质层14的第二凹口部分144a中。第二凹口部分144a中的上部电路层16
的导电迹线165的所述部分可不接触第二电介质层14上的上部电路层16的导电迹线165的
其它部分。因此，上部电路层16的导电迹线165在第二凹口部分144a处不连续，这导致断路。

[0104] 图20说明根据本公开的一些实施例的电子装置4的剖面图。电子装置4类似于图1到2中展示的电子装置1，除了图20中的电子装置4进一步包含至少一个电子组件40和封装
体(encapsulant)44。因此，图20的电子装置4也可称为“半导体封装”。

[0105] 电子组件40安置于电子装置1上。如图20中所展示，电子组件40安置为邻近于第二电介质层14的第二表面142，且电连接到上部电路层16。举例来说，电子组件40可以是半导体裸片。电子组件40具有第一表面401(例如，有源表面)和与第一表面401相对的第二表面
402(例如，背侧表面)。此外，电子组件40包含或电连接到循序安置于电子组件40的第一表面401上的至少一个导电柱(conductive pillar)403和至少一个焊料凸块(solder bump)
42。焊料凸块42电连接到上部电路层16的结合垫。因此，电子组件40通过倒装芯片结合而附接到电子装置1。

[0106] 封装体44，例如模制化合物(molding compound)，安置于第二电介质层14的第二表面142上，且覆盖电子组件40、导电柱403、焊料凸块42和上部电路层16。封装体44具有第一表面441和与第一表面441相对的第二表面442。封装体44的第二表面442可与电子组件40
的第二表面402大体上共面。因此，电子组件40的第二表面402可从封装体44的第二表面442暴露。

[0107] 图21说明根据本公开的一些实施例的电子装置4a的剖面图。电子装置4a类似于图20中展示的电子装置4，除了电子装置1i的结构。如图21所示，移除载体10(图20)，且第一立柱凸块2的凸块部分22的底部表面23从第一电介质层12的第一表面121(即，底部表面)凹
入。此外，晶种层46形成或安置于第一立柱凸块2的凸块部分22的底部表面23上，且外部连接器(external connector)48形成或安置于晶种层46上。举例来说，晶种层46可包含依次
安置于第一立柱凸块2的凸块部分22上的第一金属层461和第二金属层462。举例来说，第一金属层461可包含钛，且第二金属层462可包含铜，且可通过溅镀而形成或安置。外部连接器
48的材料可以是导电金属，例如锡和/或银，或另一金属或金属的组合。

[0108] 图22说明根据本公开的一些实施例的电子装置4b的剖面图。电子装置4b类似于图21中展示的电子装置4a，除了电子装置1j的结构。如图22所示，进一步包含第三电介质层
35、第三电路层37、第四电介质层38和第四电路层39。应注意，图22的第三电介质层35、第三电路层37、第四电介质层38和第四电路层39可与图8和图9的第三电介质层35、第三电路层
37、第四电介质层38和第四电路层39相同。此外，晶种层46和外部连接器48进一步形成或安置于第二立柱凸块3a的凹入的底部表面上。

[0109] 图23说明根据本公开的一些实施例的电子装置4c的剖面图。电子装置4c类似于图21中展示的电子装置4a，除了省略了晶种层46，且外部连接器48直接形成或安置于第一立
柱凸块2的凸块部分22的底部表面23上。

[0110] 图24说明根据本公开的一些实施例的电子装置4d的剖面图。电子装置4d类似于图21中展示的电子装置4a，除了外部连接器48呈立方柱状而非球状。

[0111] 图25说明根据本公开的一些实施例的电子装置4e的剖面图。电子装置4e类似于图21中展示的电子装置4a，除了电子装置1k的结构。如图25所示，电子装置1k由两个堆叠的电子装置1i形成。

[0112] 图26说明根据本公开的一些实施例的电子装置4f的剖面图。电子装置4f类似于图21中展示的电子装置4a，除了底部填充胶(underfill)50进一步包含在电子组件40和第二
电介质层14之间，且覆盖电子组件40的第一表面401、导电柱403和焊料凸块42。

[0113] 图27说明根据本公开的一些实施例的电子装置4g的剖面图。电子装置4g类似于图21中展示的电子装置4a，除了电子组件40通过线结合附接到电子装置1i。也就是说，电子组件40的第二表面402粘合到第二电介质层14的第二表面402，且电子组件40的第一表面401
通过结合线52电连接到上部电路层16。

[0114] 图28说明根据本公开的一些实施例的电子装置4h的剖面图。电子装置4h类似于图21中展示的电子装置4a，除了电子装置1m的结构。在图28的电子装置1m中，图21的第一电介质层12被移除使得暴露下部电路层18。

[0115] 图29说明根据本公开的一些实施例的电子装置4i的剖面图。电子装置4i类似于图28中展示的电子装置4h，除了至少一个外部连接器48b形成或安置于下部电路层18的结合
垫上。

[0116] 图30说明根据本公开的一些实施例的电子装置4j的剖面图。电子装置4j类似于图21中展示的电子装置4a，除了电子装置1n的结构。在图30的电子装置1n中，至少一个第二立柱凸块3c安置于第一电介质层12中以接触下部电路层18，且至少一个外部连接器48c附接
且电连接到第二立柱凸块3c。因此，下部电路层18经由外部连接器48c电连接到第二立柱凸块3c。

[0117] 图31到图56说明根据本公开的一些实施例用于制造电子装置的方法。在一些实施例中，所述方法用于制造例如图21中展示的电子装置4a等电子装置。

[0118] 参看图31，提供载体10。载体10可能是(例如)金属材料、陶瓷材料、玻璃材料、衬底或半导体晶片。载体10的形状可以是(例如)矩形或正方形。或者，载体10的形状可以是(例如)圆形或椭圆形。在图1中说明的实施例中，载体10为金属材料。载体10的厚度可在约100μm到约500μm、约200μm到约800μm或约500μm到约1500μm的范围中。

[0119] 随后，至少一个第一立柱凸块2可形成或安置于载体10上。在图31中所说明的实施例中，第一立柱凸块2可通过线结合过程形成或安置。线结合过程中使用的结合线54具有直径D。第一立柱凸块2可包含凸块部分22、肩部部分24、立柱部分26和尖端部分27。凸块部分
22、肩部部分24和立柱部分26与图1和图2中描述的凸块部分22、肩部部分24和立柱部分26
相同。在一些实施例中，第一立柱凸块2的立柱部分26的最大宽度W3(图2)可大体上等于结
合线54的直径D。第一立柱凸块2的凸块部分22的高度h1(图2)可等于结合线54的直径D的约
1.2倍到3倍，且第一立柱凸块2的总高度ht(图2)可等于结合线54的直径D的约2倍到3倍。举例来说，结合线54的直径D可在约0.8密耳(千分之英寸)到约2密耳的范围中，即约20μm到约
50.8μm，且第一立柱凸块2的总高度ht可在约25μm到约120μm的范围中。

[0120] 凸块部分22形成或安置于载体10上，且立柱部分26安置于凸块部分22上或上方。肩部部分24位于立柱部分26和凸块部分22之间。尖端部分27安置于立柱部分26上或从立柱
部分26突出。在一些实施例中，凸块部分22、肩部部分24、立柱部分26和尖端部分27一体地且同时形成，因此，第一立柱凸块2为单体结构，凸块部分22和肩部部分24之间无边界，肩部部分24和立柱部分26之间无边界，且立柱部分26和尖端部分27之间无边界。

[0121] 参看图32，第一电介质层12通过例如涂覆或层压而形成以覆盖载体10和第一立柱凸块2的凸块部分22的至少一部分。第一电介质层12具有第一表面121和与第一表面121相
对的第二表面122。第一电介质层12的第一表面121接触载体10，且第一电介质层12的第二
表面122低于凸块部分22的顶部表面221。因为第一电介质层12可在形成第一立柱凸块2之
后形成，因此，第一电介质层12和第一立柱凸块2的凸块部分22之间的边界的表面条件(例
如，表面粗糙度)由第一立柱凸块2的凸块部分22的侧壁的表面条件(例如，表面粗糙度)决
定。因此，第一电介质层12和第一立柱凸块2的凸块部分22之间的边界的表面条件(例如，表面粗糙度)可比相当的半导体衬底的电介质层的贯穿孔的侧壁的表面条件(例如，表面粗糙
度)平滑。接着，使第一介电层12固化。

[0122] 参看图33到38，形成图1的下部电路层18。参看图33，第一金属层181形成或安置于第一电介质层12的第二表面122上以覆盖第一电介质层12和第一立柱凸块2的暴露部分，且第二金属层182形成或安置于第一金属层181上。第一金属层181和第二金属层182可以是晶
种层，包含例如钛和/或铜、另一金属或合金，且可通过溅镀而形成或安置。举例来说，第一金属层181可包含钛，且第二金属层182可包含铜。

[0123] 参看图34，光致抗蚀剂层56通过例如涂覆或层压而形成于第二金属层182上。

[0124] 参看图35，多个开口561通过例如光刻过程(例如，包含曝光和显影)而形成于光致抗蚀剂层56中以暴露第二金属层182的部分。应注意，开口561的位置不对应于第一立柱凸
块2的位置。

[0125] 参看图36，第三金属层183可通过例如电镀而形成或安置于第二金属层182上在光致抗蚀剂层56的开口561中。

[0126] 参看图37，例如通过剥离来移除光致抗蚀剂层56。

[0127] 参看图38，第一金属层181和第二金属层182的未被第三金属层183覆盖的部分通过例如蚀刻而移除。同时，形成下部电路层18。因此，下部电路层18可包含第一金属层181、第二金属层182和第三金属层183。下部电路层18可不接触第一立柱凸块2的凸块部分22。

[0128] 参看图39到40，形成图5的下部电路层18。参看图39(其是图34的后续)，多个开口561a通过例如光刻过程(例如，包含曝光和显影)而形成于光致抗蚀剂层56中以暴露第二金
属层182的部分。应注意，开口561a的位置对应于第一立柱凸块2的位置。如图39所示，光致抗蚀剂层56的开口561a可延伸到第一立柱凸块2的凸块部分22上方的位置。随后，第三金属层183可通过例如电镀而形成或安置于第二金属层182上在光致抗蚀剂层56的开口561a中。

[0129] 参看图40，例如通过剥离来移除光致抗蚀剂层56。随后，通过例如蚀刻移除第一金属层181和第二金属层182的未被第三金属层183覆盖的部分。同时，形成下部电路层18。下部电路层18可接触第一立柱凸块2的凸块部分22。

[0130] 参看图41，至少一个第二立柱凸块3可形成或安置于下部电路层18的结合垫上。在图41中所说明的实施例中，第二立柱凸块3的形状类似于第一立柱凸块2的形状，且第二立
柱凸块3的高度小于第一立柱凸块2的高度。也就是说，第二立柱凸块3可视为经压缩的第一立柱凸块2。第二立柱凸块3可通过线结合过程而形成或安置。第二立柱凸块3可包含凸块部分32、肩部部分34、立柱部分36和尖端部分37。凸块部分32形成或安置于下部电路层18的结合垫上，且立柱部分36安置于凸块部分32上或上方。肩部部分34位于立柱部分36和凸块部
分32之间。尖端部分37安置于立柱部分36上或从立柱部分36突出。在一些实施例中，凸块部分32、肩部部分34、立柱部分36和尖端部分37一体地且同时形成，因此，第二立柱凸块3是单体结构，凸块部分32和肩部部分34之间无边界，肩部部分34和立柱部分36之间无边界，且立柱部分36和尖端部分37之间无边界。

[0131] 在一些实施例中，第二立柱凸块3的立柱部分36的最大宽度可大体上等于线结合过程中使用的结合线54的直径D。第二立柱凸块3的凸块部分32的高度可等于结合线54的直
径D的约1.2倍到3倍，且第二立柱凸块3的总高度可等于结合线54的直径D的约2倍到3倍。举例来说，结合线54的直径D可在约0.8密耳(千分之英寸)到约2密耳的范围中，即，约20μm到约50.8μm，且第二立柱凸块3的总高度可在约25μm到约120μm的范围中。

[0132] 参看图42，第二电介质层14可通过例如涂覆或层压而形成或安置于第一电介质层12上以覆盖第一电介质层12、下部电路层18、第一立柱凸块2的立柱部分26的至少一部分和第二立柱凸块3。第二电介质层14具有第一表面141和与第一表面141相对的第二表面142。
第二电介质层14的第一表面141接触第一电介质层12的第二表面122，因此，第二电介质层
14的第一表面141或第一电介质层12的第二表面122是第二电介质层14和第一电介质层12
之间的边界。如图42所示，第二电介质层14和第一电介质层12之间的边界(例如，第二电介质层14的第一表面141或第一电介质层12的第二表面122)低于第一立柱凸块2的凸块部分
22的顶部表面221。因此，第二电介质层14覆盖第一立柱凸块2的立柱部分26和肩部部分24
以及第一立柱凸块2的凸块部分22的上部部分。此外，第一立柱凸块2的尖端部分27和第二
立柱凸块3的尖端部分37可从第二电介质层14的第二表面142突出。随后，第二电介质层14
固化。

[0133] 参看图43，将压缩头(compress head)58施加到第二电介质层14的第二表面142以压缩和排除第一立柱凸块2的尖端部分27以及第二立柱凸块3的尖端部分37。也就是说，第
一立柱凸块2的尖端部分27被压缩到立柱部分26中以形成平坦顶部表面21(图44)，且第二
立柱凸块3的尖端部分37被压缩到立柱部分36中以形成平坦顶部表面31(图44)。因此，第二电介质层14的第二表面142与第一立柱凸块2的顶部表面21和第二立柱凸块3的顶部表面31
大体上共面。在一些实施例中，第一立柱凸块2的尖端部分27和第二立柱凸块3的尖端部分
37可通过研磨而移除。

[0134] 参看图44，第一金属层161和第二金属层162依次形成或安置在第二电介质层14上。第一金属层161和第二金属层162可以是晶种层，包含例如钛和/或铜、另一金属或合金，且可通过溅镀而形成或安置。举例来说，第一金属层161可包含钛，且第二金属层162可包含铜。在一些实施例中，如图44所示，第一金属层161的部分可覆盖和接触第一立柱凸块2的顶部表面21和第二立柱凸块3的顶部表面31。在一或多个实施例中，下部电路层18的线宽/线
距(L/S)大于上部电路层16的线宽/线距(L/S)。

[0135] 参看图45，光致抗蚀剂层60通过例如涂覆或层压而形成于第二金属层162上。

[0136] 参看图46，多个开口601通过例如光刻过程(例如，包含曝光和显影)而形成于光致抗蚀剂层60中以暴露第二金属层162的部分。随后，第三金属层163可通过例如电镀而形成
或安置于第二金属层162上在光致抗蚀剂层60的开口601中。

[0137] 参看图47，通过例如剥离移除光致抗蚀剂层60。随后，通过例如蚀刻移除第一金属层161和第二金属层162的未被第三金属层163覆盖的部分。同时，形成上部电路层16。因此，上部电路层16可包含第一金属层161、第二金属层162和第三金属层163。因此，上部电路层16的一部分可覆盖和接触第二立柱凸块3的立柱部分36，且第二立柱凸块3的两个端部可分
别接触下部电路层18和上部电路层16。上部电路层16可经由第二立柱凸块3电连接到下部
电路层18。此外，上部电路层16的另一部分可覆盖和接触第一立柱凸块2的立柱部分26。此外，应注意，在此阶段获得图1和图2的电子装置1。

[0138] 参看图48，至少一个电子组件40安置于电子装置1上。在一些实施例中，电子组件40安置为邻近于第二电介质层14的第二表面142，且电连接到上部电路层16。举例来说，电子组件40可以是半导体裸片。电子组件40具有第一表面401(例如，有源表面)和与第一表面
401相对的第二表面402(例如，背侧表面)。此外，电子组件40包含或电连接到循序安置于电子组件40的第一表面401上的至少一个导电柱403和至少一个焊料凸块42。焊料凸块42电连
接到上部电路层16的结合垫。因此，电子组件40通过倒装芯片结合而附接到电子装置1。

[0139] 随后，封装体44，例如模制化合物，形成或安置于第二电介质层14的第二表面142上且覆盖电子组件40、导电柱403、焊料凸块42和上部电路层16。封装体44具有第一表面441和与第一表面441相对的第二表面442。封装体44的第二表面442可与电子组件40的第二表
面402大体上共面。因此，电子组件40的第二表面402可从封装体44的第二表面442暴露。应注意，在此阶段获得图20的电子装置4。

[0140] 参看图49，电子装置1(包含载体10)的形状可为大体上矩形或正方形。

[0141] 参看图50，电子装置1(包含载体10)的形状可为大体上圆形或椭圆形。

[0142] 参看图51，通过例如剥离或粗略蚀刻(coarse etching)移除载体10。随后，对第一立柱凸块2的凸块部分22的底部表面23进行化学精细蚀刻(chemical fine etching)。因此，第一立柱凸块2的凸块部分22的底部表面23从第一电介质层12的第一表面121凹入。在
一些实施例中，载体10经薄化和图案化以形成底部电路层20(图7)以便获得图7的电子装置
1e。

[0143] 参看图52，晶种层46形成或安置于第一立柱凸块2的凸块部分22的底部表面23和第一电介质层12的第一表面121上。举例来说，晶种层46可包含依次安置于第一立柱凸块2
的凸块部分22上的第一金属层461和第二金属层462。举例来说，第一金属层461可包含钛，且第二金属层462可包含铜，且可通过溅镀而形成或安置。

[0144] 参看图53，光致抗蚀剂层62通过例如涂覆或层压而形成于晶种层46的第二金属层462上。

[0145] 参看图54，多个开口621通过例如光刻过程(例如，包含曝光和显影)而形成于光致抗蚀剂层62中以暴露第二金属层462的部分。随后，焊料材料64可通过例如电镀而形成或安置于第二金属层462上在光致抗蚀剂层62的开口621中。焊料材料64的材料可以是导电金
属，例如锡和/或银，或另一金属或金属的组合。

[0146] 参看图55，通过例如剥离移除光致抗蚀剂层62。随后，通过例如蚀刻移除第一金属层461和第二金属层462的未被焊料材料64覆盖的部分。同时，形成经图案化晶种层46。

[0147] 参看图56，进行回焊过程使得焊料材料64变为呈大体上球状的外部连接器48。同时，获得图21的电子装置4a。此外，可进行分离过程(singulation process)以形成多个电子装置或半导体封装。

[0148] 除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等空间描述是相对于图中所示的定向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点不会因这类布置而有偏差。

[0149] 如本文中所使用，术语“近似”、“大体上”、“相当大的”和“约”用于描述和考虑较小变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等
于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，
或者小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值
的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、
小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或者小于或等于±0.05％)，
那么可认为所述两个数值“大体上”相同或相等。

[0150] 如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为这两个表面是共面的或大体上共面。

[0151] 如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。

[0152] 如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”是指运送电流的能力。导电材料通常指示对电流流动呈现极少或零对抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可能随温度变化。除非另外规定，否则在室温下测量材料的电导率。

[0153] 另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

[0154] 虽然已参考本发明的特定实施例描述并说明本发明，但这些描述及说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实
精神和范围的情况下，作出各种改变且取代等效物。图示可能未必按比例绘制。由于制造过程和公差，本公开中的艺术再现与实际设备之间可能存在区别。可能存在并未特定说明的
本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定
操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限
制。

标题	发布/更新时间	阅读量
合成皮革的制造方法	2020-05-08	1075
一种射砂嘴	2020-05-08	496
LED灯珠制备方法	2020-05-08	448
FPGA加速板卡产品静态信息固化方法及相关组件	2020-05-08	720
气体屏蔽的红外焊接和铆固系统	2020-05-08	395
搅拌入岩预制桩的制作方法及搅拌入岩预制桩	2020-05-11	755
多层基板形成方法以及多层基板形成装置	2020-05-08	71
合成皮革	2020-05-08	389
安装结构体的制造方法及其中使用的层叠片材	2020-05-08	597
可固化的聚酰亚胺	2020-05-08	710

电子装置及其制造方法

电子装置及其制造方法

技术领域

背景技术

具体实施方式

该功能需要专业版企业版VIP权限，您可以：