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高深宽比沉积

阅读：776发布：2020-05-08

专利汇可以提供高深宽比沉积专利检索，专利查询，专利分析的服务。并且本公开内容的实施例总体上涉及在高深宽比结构的表面上沉积保形层的方法以及用于执行这些方法的相关设备。本文所描述的保形层是使用PECVD方法形成的，其中将包括多个高深宽比特征的半导体器件设置在工艺腔室的工艺空间中的基板支撑件上，将气体供应至工艺空间，以及通过脉冲RF功率在工艺空间中产生等离子体，所述RF功率耦合至设置在工艺腔室的工艺空间中的工艺气体。，下面是高深宽比沉积专利的具体信息内容。

权利要求

1.一种在基板上形成层的方法，包括：
将第一气体和第二气体供应至等离子体腔室的工艺空间，其中将基板设置在所述工艺空间中的基板支撑件上，并且所述基板包括多个高深宽比结构,所述多个高深宽比结构具有至少4:1的深宽比；以及
通过以第一脉冲频率激励耦接至所述等离子体腔室的RF电源，在所述工艺空间内产生所述第一气体和所述第二气体的第一等离子体，以沉积层的第一部分，其中所述第一脉冲频率为约1kHz至约100kHz，并且
所述第一脉冲频率具有约10％至约50％的占空比。
2.如权利要求1所述的方法，其中所述多个高深宽比结构具有至少15:1的深宽比。
3.如权利要求1所述的方法，其中所述层的所述第一部分是包括硅的介电材料，并且在所述沉积所述第一部分期间的所述工艺空间的温度低于300℃。
4.如权利要求1所述的方法，其中在所述沉积所述第一部分期间的所述工艺空间中的压力为约8托至约30托。
5.如权利要求1所述的方法，其中所述第一脉冲频率具有约20％至约25％的占空比。
6.如权利要求1所述的方法，进一步包括：
在利用所述第一等离子体在所述基板上沉积厚度为至少的所述层的所述第一部分之后，在不存在所述第一气体和所述第二气体的情况下，将一种或多种处理气体供应至所述工艺空间，其中所述一种或多种处理气体包括氮和氦；以及
在约8托至约30托的压力下，产生所述处理气体的第二等离子体。
7.如权利要求6所述的方法，进一步包括：
在产生所述第二等离子体之后，将所述第一气体和所述第二气体供应至所述等离子体腔室的所述工艺空间；以及
通过以第二脉冲频率激励耦接至所述等离子体腔室的所述RF电源，在产生所述第二等离子体之后，在所述工艺空间内产生所述第一气体和所述第二气体的第三等离子体，以沉积所述层的第二部分，其中
所述第二脉冲频率为约1kHz至约100kHz，并且
所述第二脉冲频率具有约10％至约50％的占空比。
8.如权利要求7所述的方法，其中所述第二脉冲频率与所述第一脉冲频率相同。
9.一种在基板上形成介电层的方法，包括：
将包括硅的第一气体和包括氮的第二气体供应至等离子体腔室的工艺空间，其中将基板设置在所述工艺空间中的基板支撑件上，并且所述基板包括多个高深宽比结构，所述多个高深宽比结构具有至少4:1的深宽比；和
通过以第一脉冲频率激励耦接至所述等离子体腔室的RF电源，在所述工艺空间内产生所述第一气体和所述第二气体的第一等离子体，以沉积介电层的第一部分，其中所述第一脉冲频率为约1kHz至约100kHz，并且
所述第一脉冲频率具有约10％至约50％的占空比。
10.如权利要求9所述的方法，其中包括硅的所述第一气体包括一种或多种气体，所述一种或多种气体具有大于硅烷的分子量。
11.如权利要求9所述的方法，其中
所述介电层的所述第一部分是氮化硅，并且在所述沉积所述第一部分期间的所述工艺空间的温度低于300℃，并且
在所述沉积所述第一部分期间的所述工艺空间中的压力为约8托至约30托。
12.如权利要求9所述的方法，进一步包括：
在利用所述第一等离子体在所述基板上沉积厚度为至少的所述介电层的所述第一部分之后，在不存在所述第一气体和所述第二气体的情况下，将一种或多种处理气体供应至所述工艺空间；以及
在约8托至约30托的压力下，产生所述一种或多种处理气体的第二等离子体。
13.如权利要求12所述的方法，进一步包括：
在产生所述第二等离子体之后，将所述第一气体和所述第二气体供应至所述等离子体腔室的所述工艺空间；以及
通过以第二脉冲频率激励耦接至所述等离子体腔室的所述RF电源，在产生所述第二等离子体之后，在所述工艺空间内产生所述第一气体和所述第二气体的第三等离子体，以沉积所述介电层的第二部分，其中
所述第二脉冲频率为约1kHz至约100kHz，并且
所述第二脉冲频率具有约10％至约50％的占空比。
14.一种利用介电层封装相变存储单元的方法，包括：
将包括硅的第一气体和包括氮的第二气体供应至等离子体腔室的工艺空间，其中将基板设置在所述工艺空间中的基板支撑件上，并且所述基板包括由具有的深宽比为至少4:1的沟槽分离的多个相变存储单元；以及
通过以第一脉冲频率激励耦接至所述等离子体腔室的RF电源，在所述工艺空间内产生所述第一气体和所述第二气体的第一等离子体，以沉积介电层的第一部分，其中所述第一脉冲频率为约1kHz至约100kHz，
所述第一脉冲频率具有约10％至约50％的占空比，
在所述沉积所述第一部分期间的所述工艺空间的温度低于300℃，并且在所述沉积所述第一部分期间的所述工艺空间中的压力为约8托至约30托。
15.如权利要求14所述的方法，进一步包括：
在利用所述第一等离子体在所述基板上沉积厚度为至少的所述介电层的所述第一部分之后，在不存在所述第一气体和所述第二气体的情况下，将一种或多种处理气体供应至所述工艺空间，其中所述一种或多种处理气体包括氮和氦；
在约8托至约30托的压力下产生所述一种或多种处理气体的第二等离子体；
在产生所述第二等离子体之后，将所述第一气体和所述第二气体供应至所述等离子体腔室的所述工艺空间；以及
通过以第二脉冲频率激励耦接至所述等离子体腔室的所述RF电源，在产生所述第二等离子体之后，在所述工艺空间内产生所述第一气体和所述第二气体的第三等离子体，以沉积所述介电层的第二部分，其中
所述第二脉冲频率为约1kHz至约100kHz，并且
所述第二脉冲频率具有约10％至约50％的占空比。

说明书全文

高深宽比沉积

背景技术

技术领域

[0001] 本公开内容的实施例总体上涉及在高深宽比结构的表面上沉积层的方法以及用于执行这些方法的相关设备。

背景技术

[0002] 半导体处理可涉及填充或涂覆高深宽比结构，诸如在半导体器件上形成的沟槽。本文所使用的高深宽比结构是指具有大于4:1的深宽比的结构。随着这些结构的宽度(例如，沟槽宽度)变得更窄和深宽比增加，填充或涂覆这些结构的工艺变得更具挑战性，尤其是在尝试在高深宽比结构之上沉积诸如保形衬垫之类的均匀层时。例如，经常使用介电材料(例如，氮化硅)的保形衬垫来涂覆与存储单元(诸如相变存储单元)相邻的沟槽，所述沟槽可具有大于4:1或甚至大于15:1的深宽比。经常使用等离子体增强化学气相沉积(Plasma-enhanced chemical vapor deposition；PECVD)来在具有的深宽比为3:1或更小的沟槽中沉积保形衬垫，诸如氮化硅衬垫。然而，当结构的深宽比为约3:1或更大时，悬突和不良的阶梯覆盖度越来越成为问题。

[0003] 图1A示出包括使用常规PECVD方法形成于多个高深宽比特征之上的介电层61的半导体器件50的横截面视图，所述高深宽比特征包括多个沟槽51。图1A所示的半导体器件50包括形成于基板40上的沟槽51和相应的多个分隔结构54。分隔结构54与沟槽51彼此分离。

[0004] 沟槽51各自包括底部52和一个或多个侧壁53，所述一个或多个侧壁53也形成分隔结构54的侧壁。使用PECVD工艺在沟槽51和分隔结构54之上形成介电层61。介电层61包括形成于沟槽51的底部52上的底部部分62、形成于沟槽51的侧壁53上的侧壁部分63、以及形成于分隔结构54的顶部上的上部部分64。与在沟槽51的底部52上或在侧壁53的下部部分上相比，常规PECVD工艺通常在分隔结构54的顶部上和在侧壁53的上部部分上沉积更多的介电层61的材料。这种不均匀沉积导致不良的阶梯覆盖度，其中介电层61在分隔结构54的顶部处具有厚度66，此厚度66远大于介电层61在沟槽51的底部处的厚度67。这种不均匀沉积还导致介电层61的上部64中的悬突部65，这在相邻的悬突部66彼此相遇时可能阻止介电层61的额外材料在沟槽51中沉积。即使在相邻的悬突部65彼此不相遇时，在分隔结构54的顶部和侧壁53的上部部分处的增加的沉积也会减缓在侧壁53的下部部分和沟槽51的底部52处的沉积。

[0005] 有时可使用其他方法(诸如原子层沉积(atomic layer deposition；ALD)和热化学气相沉积(chemical vapor deposition；CVD))在诸如沟槽之类的高深宽比结构之上形成均匀层(例如，保形衬垫)，但ALD和热CVD利用高于400℃的温度来形成高品质膜。然而，在相变存储单元的制造期间，通常无法使用高于400℃的温度，相变存储单元的制造因热预算考虑而使用300℃或更低的温度。此外，诸如ALD之类的工艺以比PECVD工艺慢得多的速率沉积层，从而因较低的产量而增加了这些器件的生产成本。因此，需要一种用于在300℃或更低的温度下在高深宽比结构之上形成层的改进的方法和设备。发明内容

[0006] 本公开内容的实施例总体上涉及在高深宽比结构的表面上沉积保形层(例如，介电层)的方法以及用于执行这些方法的相关设备。在一个实施例中，提供一种在基板上形成层的方法。所述方法包括：将第一气体和第二气体供应至等离子体腔室的工艺空间，其中将基板设置在工艺空间中的基板支撑件上，并且基板包括具有的深宽比为至少4:1的多个高深宽比结构；和通过以第一脉冲频率激励耦接至等离子体腔室的RF电源，在工艺空间内产生第一气体和第二气体的第一等离子体，从而沉积层的第一部分，其中第一脉冲频率为约1kHz至约100kHz，并且第一脉冲频率具有约10％至约50％的占空比。

[0007] 在另一实施例中，提供一种在基板上形成介电层的方法。所述方法包括：将包括硅的第一气体和包括氮的第二气体供应至等离子体腔室的工艺空间，其中将基板设置在工艺空间中的基板支撑件上，并且基板包括具有的深宽比为至少4:1的多个高深宽比结构；和通过以第一脉冲频率激励耦接至等离子体腔室的RF电源，在工艺空间内产生第一气体和第二气体的第一等离子体，从而沉积介电层的第一部分，其中第一脉冲频率为约1kHz至约100kHz，并且第一脉冲频率具有约10％至约50％的占空比。

[0008] 在另一实施例中，提供一种利用介电层封装相变存储单元的方法。所述方法包括：将包括硅的第一气体和包括氮的第二气体供应至等离子体腔室的工艺空间，其中将基板设置在工艺空间中的基板支撑件上，并且基板包括由具有的深宽比为至少4:1的沟槽分离的多个相变存储单元；和通过以第一脉冲频率激励耦接至等离子体腔室的RF电源，在工艺空间内产生第一气体和第二气体的第一等离子体，来沉积介电层的第一部分，其中第一脉冲频率为约1kHz至约100kHz，第一脉冲频率具有约10％至约50％的占空比，在沉积第一部分期间的工艺空间的温度低于300℃，并且在沉积第一部分期间的工艺空间中的压力为约8托至约30托。
附图说明

[0009] 为了可以详细地理解本公开内容的上述特征，可通过参考实施例从而更具体地描述上文简要概述的本公开内容，一些实施例在附图中示出。然而，应注意，附图仅示出本公开内容的典型实施例，并且因此不应被认为是对范围的限制，因为本公开内容可允许其他等效实施例。

[0010] 图1A示出包括使用常规方法形成于多个高深宽比特征之上的介电层的半导体器件的横截面视图。

[0011] 图1B示出根据一个实施例的包括形成于多个高深宽比特征之上的介电层的半导体器件的横截面视图。

[0012] 图1C是根据一个实施例的图1B所示的介电层的一部分的特写图。

[0013] 图2是根据一个实施例的可用于形成图1B的介电层的PECVD设备的横截面视图。

[0014] 图3是根据一个实施例的使用图2的PECVD设备在图1B的基板上形成介电层的方法的工艺流程图。

[0015] 图4是根据一个实施例的可用于图2的PECVD设备中的RF功率脉冲串的示意图。

[0016] 为了便于理解，已尽可能使用相同的附图标记来指示附图中共有的相同元件。设想到，在一个实施例中公开的元件可有益地用于其他实施例而无需具体的叙述。除非明确指出，否则此处所引用的附图不应理解为按比例绘制。而且，为了清楚呈现和解释，经常简化附图并且省略细节或部件。附图和论述用于解释下文所论述的原理，其中相同标号表示相同元件。

具体实施方式

[0017] 本公开内容的实施例总体上涉及在高深宽比结构的表面上沉积保形层(例如，介电层)的方法以及用于执行这些方法的相关设备。本文所描述的保形层是使用PECVD方法形成的，其中将包括多个高深宽比特征的半导体器件设置在工艺腔室的工艺空间中的基板支撑件上，将气体供应至工艺空间，并通过脉冲RF功率在工艺空间中产生等离子体，所述RF功率耦合至设置在工艺腔室的工艺空间中的工艺气体。当与将连续RF功率施加至工艺腔室相比时，脉冲耦合至工艺腔室的RF功率具有增加等离子体中产生的自由基相对于产生的离子的比率的效果。因为在等离子体中形成的自由基通常比在等离子体中形成的离子具有更低的反应性，并且不会吸引到高深宽比特征的更高电荷的区域(例如，高深宽比特征的顶角，诸如分隔结构54)，与通过使用连续施加的RF功率产生的等离子体形成的反应物相比，通过脉冲RF功率产生的等离子体形成的反应物具有更高的可能性到达高深宽比结构的下部区域(例如，沟槽的底部)。这种处理导致在高深宽比结构上更均匀的沉积。尽管以下公开内容描述了沉积一个或多个介电层的方法，但是本公开内容同样适用于沉积除介电层之外的适合于PECVD工艺的其他类型的层。

[0018] 图1B示出根据一个实施例的包括形成于多个高深宽比特征(诸如沟槽151)之上的介电层161的半导体器件150的横截面视图。半导体器件150包括多个沟槽151和相应的多个分隔结构154，所述多个沟槽151和相应的多个分隔结构154类似于上文在图1A中描述的沟槽51和分隔结构54。沟槽151各自包括底部152和一个或多个侧壁153，所述一个或多个侧壁153也形成分隔结构154的侧壁。此外，图1B的介电层161与图1A的介电层61不同。图1B的介电层161具有相对于图1A的介电层61明显更高的厚度均匀度。例如，阶梯覆盖度明显改善，其中分隔结构154的顶部处的介电层161的厚度167相对于沟槽151的底部处的介电层161的厚度166之间的差比图1A的半导体器件50中的介电层61的相应厚度66、67之间的差小得多。
可将阶梯覆盖度界定为在高深宽比特征(例如，沟槽151)的底部处的沉积层的厚度与在分离高深宽比特征的特征(例如，分隔结构154)的顶部处的沉积层的厚度之间的比率。因此，在图1B中，将阶梯覆盖度界定为沟槽151的底部152处的厚度167与分隔结构154的顶部处的厚度166的比率。在一些实施例中，如下文更详细描述的，利用脉冲RF功率产生等离子体可对于具有的深宽比高达或大于15:1的高深宽比特征(例如，沟槽151和分隔结构154)实现大于70％的阶梯覆盖度。

[0019] 分隔结构154可为包括电极、一个或多个通孔、相变存储层和其他特征的相变存储单元。在一些实施例中，相变存储层可为硫族化物材料，诸如碲化锗锑(GST)。热工程是开发下一代非易失性相变存储装置的一部分。相变材料(诸如GST)以非晶相或结晶相形式存在，并且这些相可快速且重复地切换以用于存储单元操作。可通过经由光脉冲或电(焦耳)加热来加热相变材料(例如，GST)来控制相切换。然而，较高的温度(例如，>300℃)可对相变材料的稳定性产生不利影响。GST的热稳定性主要由GST的化学计量决定，例如GexSbyTez，此化学计量随温度升高而降低。化学计量的这种降低导致存储单元的设定电阻和复位电阻以及电阻容限(resistance margin)的相应降低，从而导致不良的器件功能和性能。更具体来说，在高于300℃的温度下，在GST相变存储单元之上的SiN阻挡层的PECVD将对GST相变存储单元造成严重损坏。

[0020] 使用PECVD的方法形成图1B的介电层161，此方法施加脉冲RF功率以产生形成介电层161的沉积材料的等离子体。此脉冲RF功率增加了等离子体中的自由基相对于等离子体中的离子量的比例，这减缓了沉积速率并且允许跨高深宽比结构的沉积表面发生更均匀的沉积。

[0021] 介电层161的上部部分164明显比图1A的介电层61的相应上部部分64更薄，并且相对于图1A的介电层61中存在的实质悬突部65，上部部分164几乎不包括悬突部165。此外，当与图1A的介电层61相比时，介电层161的侧壁部分163具有从沟槽151的底部152至分隔结构154的顶部的实质均匀的厚度，介电层61包括侧壁部分63，相对于下部部分，侧壁部分63的上部部分实质上更厚。另外，介电层161的底部部分162具有厚度167，厚度167与侧壁部分
163的厚度是实质上一致的。

[0022] 图1C是根据一个实施例的图1B所示的介电层161的一部分的特写图。在一些实施例中，介电层161可包括沉积在高深宽比结构的表面上的第一部分161A(诸如沟槽151的侧壁153)、以及沉积在第一部分161A上的第二部分161B。第一部分161A和第二部分161B可各自由诸如氮化硅之类的介电材料形成。此外，可使用上文介绍和下文更详细描述的脉冲PECVD方法来形成每个部分161A、161B。在形成第二部分161B之前，可对第一部分161A执行等离子体处理。例如，可将诸如氮气和惰性气体(例如，氦气或氩气)之类的一种或多种处理气体供应至等离子体腔室的工艺空间。随后可使用连续电容耦合等离子体(capacitively coupled plasma；CCP)或电感耦合等离子体从所供应气体产生等离子体。等离子体处理通过从膜中移除过量的氢来帮助增加沉积膜的密度。增加的密度还可使沉积膜成为气密阻挡层，所述气密阻挡层对水分和/或氧气的侵入具有高抵抗性，从而使得沉积层能够经受在高达550℃的温度下的蒸汽退火，而无任何蒸汽渗透至沉积层的主体中。通过这种等离子体处理对沉积层的这些改进也使得膜能够更好地经受在集成期间后续干法化学蚀刻和图案化操作的严苛条件。在一些实施例中，介电层161可包括多于两个部分，诸如三个或更多个部分，并且可在形成每个部分之间执行等离子体处理。

[0023] 图2是根据一个实施例的可用于形成图1B的介电层161的PECVD设备100的横截面视图。设备100包括等离子体腔室101，在此等离子体腔室101中可在诸如图1B的半导体器件150之类的半导体器件上处理(例如，沉积)一层或多层。等离子体腔室101通常包括壁102、底部104和喷头106，壁102、底部104和喷头106一起包围工艺空间105。将基板支撑件118设置在工艺空间105内。通过狭缝阀开口108出入工艺空间105，使得可将基板120移入和移出等离子体腔室101。可将基板支撑件118耦接至致动器116以升高和降低基板支撑件118。将升降杆122可移动地设置穿过基板支撑件118，以使基板移至基板支撑件118的基板接收表面以及从基板接收表面移动。基板支撑件118还可包括加热和/或冷却元件124，以将基板支撑件118保持在所期望的温度。基板支撑件118还可包括RF返回带126，以在基板支撑件118的周边提供RF返回路径至腔室底部104或壁102，所述腔室底部104或壁102可连接至电接地。

[0024] 将喷头106耦接至背板112。通过气体导管156将多个气源132耦接至背板112，以通过喷头106中的气体通道将气体提供至喷头106与基板120之间的工艺空间105。气源可包括用于沉积介电层161的前驱物的源。例如，在介电层161是电介质(例如，SiN或SiCN)的一些实施例中，气源132可包括硅源和氮源。用于形成SiN的硅气源可包括例如硅烷、三硅烷基胺、二硅烷基胺、硅烷基胺、三二硅烷基胺、氨基二硅烷基胺等。用于SiCN的硅源可包括例如三硅烷基胺、单甲基硅烷、二甲基硅烷、三甲基硅烷或四甲基硅烷、(二甲基氨基)三甲基硅烷、(二甲基氨基)三乙基硅烷、六甲基环三硅氮烷或N,N'-二硅烷基三硅氮烷。在一些实施例中，可使用包括多于一种硅源，诸如硅烷、三硅烷基胺和N,N'-二硅烷基三硅氮烷中的两种或更多种。已发现，使用相对于硅烷的分子量而言分子量较高的硅源(诸如三硅烷基胺和N,N'-二硅烷基三硅氮烷)可相对于等离子体中的离子浓度进一步增加自由基的浓度，因为需要更多能量来相对于具有较低分子量的分子产生具有较高分子量的分子的离子。氮气源可包括例如氨和氮。在一些实施例中，可包括多于一种氮源，诸如氮气源和氨气源。用于处理气体的气源可包括例如具有惰性气体的氮，惰性气体是诸如氦或氩。

[0025] 将真空泵110耦接至等离子体腔室101，以将工艺空间控制在所期望的压力下。可将沉积介电层161期间的工艺空间的压力控制在约4托至约60托，诸如约8托至约30托。较高压力可与增加等离子体反应物对高深宽比结构中更深位置的渗透有关，诸如对图1B所示的沟槽151的底部152的渗透。

[0026] 通过匹配网络190将RF电源128耦接至背板112和/或直接耦接至喷头106，以将RF功率提供至喷头106。RF功率在喷头106与基板支撑件118之间产生电场，使得可从设置在喷头106与基板支撑件118之间的气体产生等离子体，以沉积介电层161或处理介电层161的第一部分161A，如上文关于图1B和图1C所描述。可将基板支撑件118连接至电接地。可使用多种频率，诸如约0.3MHz与约200MHz之间的频率。在一个实施例中，以约12.88MHz至约14.24MHz的频率提供RF电流，诸如以13.56MHz的频率提供。在另一实施例中，以约39MHz至约41MHz的频率提供RF电流，诸如以40MHz的频率提供。

[0027] 代替在沉积介电层161期间施加连续RF功率，可脉冲RF功率以增加等离子体中产生的自由基相对于产生的离子的比率，使得沉积具有更高厚度均匀度的层。图4示出脉冲串400，包括多个脉冲400A-400D，所述多个脉冲400A-400D具有在本文描述的工艺中的一个或多个工艺期间可使用的瞬时RF功率量值“A”。每个脉冲可包括第一周期401和第二周期402，在第一周期期间激励RF功率(即，在第一周期401期间以所期望的频率(例如，0.3MHz-200 MHz)提供RF功率)，在第二周期期间不激励RF功率。例如，在每个脉冲的总周期405(或T)内，可在约5％至约60％(例如约10％至约50％，诸如约20％至约25％)的占空比下操作脉冲RF功率。较低占空比(例如，5％至25％的占空比)可进一步降低沉积期间等离子体中离子的平均浓度，因为存在较少时间使得RF功率可从分子激发电子而产生离子，同时仍提供足够的RF功率来在等离子体中产生自由基。另外，离子浓度比自由基浓度更快耗尽。因此，当与在脉冲之间具有较短持续时间的脉冲串相比时，在脉冲之间具有较长持续时间的脉冲串在延长的时间周期(例如，包括多个脉冲的时间周期)上增加了相对于离子浓度的自由基浓度。

[0028] 脉冲串400内的多个脉冲可以以约1kHz至约100kHz的频率(1/T)操作，诸如约5kHz至约50kHz。在一些实施例中，脉冲的总周期(即，周期405)可为约10μs至约200μs，诸如约25μs至约100μs。例如，在一个实施例中，具有总周期为100μs(即，周期405)和占空比为20％的脉冲包括在开始下一个脉冲之前将RF功率激励20μs(即，第一周期401)和将RF功率去激励80μs(第二周期402)。在另一实施例中，具有总周期为25μs和占空比为20％的脉冲包括在开始下一个脉冲之前将RF功率激励5μs和将RF功率去激励20μs。在第一周期401期间施加的RF功率的量值可为约1W至约1000W，诸如约1W至约200W，或甚至约10W至约100W。在一些配置中，在脉冲工艺期间施加至基板的RF功率密度的量值为约14W/m2至约14000W/m2，诸如约
140W/m2至约1400W/m2。较高压力可与增加等离子体反应物对高深宽比结构中更深位置的渗透有关，诸如对图1B所示的沟槽151的底部152的渗透，当与具有上文所描述的占空比(例如，占空比<25％，诸如在10％与20％之间)的RF脉冲结合时，相对于在较低压力下或在连续RF功率下执行沉积，此举可导致更保形的沉积。

[0029] 已发现，与较高占空比相比，RF脉冲的较低占空比产生等离子体中离子相对于自由基的较低比率，这降低了沉积速率，但将帮助改善沉积在高深宽比结构上的层的厚度均匀性，诸如图1B的介电层161。此外，随着器件的特征的深宽比增加，可进一步减小脉冲串的占空比。例如，50％的占空比可适合于在具有的深宽比为4:1的沟槽上沉积介电层，而10％的占空比可适合于具有的深宽比为15:1的沟槽。

[0030] 单独地，如下文进一步论述，当将处理气体(例如，N2和He)供应至等离子体腔室101的工艺空间105时，可将连续RF功率施加至喷头106，例如下文在图3的框1010期间所论述。处理气体可用于增加沉积膜的密度。

[0031] 可另外通过喷头悬架134将喷头106耦接至背板112。在一个实施例中，喷头悬架134是柔性金属裙套。喷头悬架134可具有唇缘136，喷头106可置于此唇缘136上。背板112可置于与腔室壁102耦接的壁架(ledge)114的上表面上，以密封等离子体腔室101。腔室盖172可与腔室壁102耦接并且与背板112以区域174间隔开。在一个实施例中，区域174可为开放空间(例如，腔室壁与背板112之间的间隙)。在另一实施例中，区域174可为电绝缘材料。腔室盖172可具有穿过其中的开口，以允许气体馈送导管156将处理气体供应至等离子体腔室
101。

[0032] PECVD设备100进一步包括系统控制器195。使用系统控制器195来控制利用PECVD设备100执行的工艺的操作，包括在沉积介电层161和处理介电层161的第一部分161A期间从RF电源128向喷头106输送脉冲的和连续的RF功率，如上文关于图1B和图1C所描述。系统控制器195通常被设计为促进等离子体腔室101的控制和自动化，并且可经由有线连接或无线连接同与等离子体腔室101关联的各种传感器、致动器和其他设备通信。系统控制器195通常包括中央处理单元(central processing unit；CPU)(未示出)、存储器(未示出)和支持电路(或I/O)(未示出)。

[0033] CPU可为在工业环境中使用的任何形式的计算机处理器之一，用于控制各种系统功能、基板移动、腔室工艺和控制支持硬件(例如，传感器、内部机器人和外部机器人、电动机、气流控制等)，并监测系统中所执行的工艺(例如，RF功率测量、腔室工艺时间、I/O 信号等)。将存储器连接至CPU，并且存储器可为易于得到的存储器中的一个或多个，诸如随机存取存储器(random access memory；RAM)、只读存储器(read only memory；ROM)、软盘、硬盘或任何其他形式的数字存储器，本地或远程的数字存储器。可将软件指令和数据编码并存储在存储器内，以用于指示CPU。

[0034] 还将支持电路连接至CPU，用于以常规方式支持处理器。支持电路可包括高速缓存、电源、时钟电路、输入/输出电路系统、子系统等。可由系统控制器195读取的程序(或计算机指令)确定在等离子体腔室101中的基板上可执行哪些任务。优选地，程序是可由系统控制器195读取的软件，包括用于执行与基板的移动、支撑和/或放置的监测、执行和控制相关的任务的代码，以及在等离子体腔室101中所执行的各种工艺配方任务(例如，检查操作、处理环境控制)和各种腔室工艺配方操作。

[0035] 图3是根据一个实施例的使用图2的PECVD设备100在图1B的基板40上形成介电层161的方法1000的工艺流程图。参看图1B、图1C、图2和图3，描述方法1000。在一个实施例中，方法1000可应用于封装具有介电层的相变存储单元，所述介电层具有良好的阶梯覆盖度，诸如大于60％或甚至80％的阶梯覆盖度。在其他实施例中，方法1000可更普遍地应用于在高深宽比特征的表面上沉积具有良好阶梯覆盖度的保形层，诸如具有的深宽比大于4:1的特征。

[0036] 在框1002处，当将包括高深宽比结构(即，沟槽151)的基板40设置在基板支撑件118上时，将第一气体和第二气体供应至等离子体腔室101的工艺空间105。在一个实施例中，第一气体可为硅源，且第二气体可为氮源。在一些实施例中，可使用包括多于一种硅源，诸如硅烷、三硅烷基胺和N,N'-二硅烷基三硅氮烷中的两种或更多种。已发现，使用相对于硅烷的分子量而言分子量较高的硅源(诸如三硅烷基胺和N,N'-二硅烷基三硅氮烷)可相对于等离子体中的离子浓度进一步增加自由基的浓度，因为需要更多能量来相对于具有较低分子量的分子产生具有较高分子量的分子的离子。因此，使用具有较高分子量的硅源导致等离子体中自由基的高浓度，这进而导致更保形的沉积。氮气源可包括例如氨和氮。在一些实施例中，可包括多于一种氮源，诸如氮气源和氨气源。

[0037] 在框1004处，通过以第一脉冲频率激励耦接至等离子体腔室101的RF电源128，在工艺空间105内产生第一气体和第二气体的第一等离子体。第一脉冲频率可为约1kHz至约100kHz，诸如约5kHz至约50kHz。第一脉冲频率可具有约5％至约60％(诸如约10％至约
50％，诸如约20％至约25％)的占空比。在一些实施例中，脉冲的总周期可为约10μs至约200μs，诸如约25μs至约100μs。在框1006处，使用第一等离子体在高深宽比结构(即，沟槽151)上沉积介电层161的第一部分161A。在框1004处，在约1托至约60托(诸如约8托至约30托，诸如约16托)的压力下产生第一等离子体。在框1004处，工艺空间105中的温度可低于300℃，诸如约200℃至约295℃，诸如约250℃至约280℃。

[0038] 在框1008处，使用控制器195来确定何时已经沉积介电层161的第一部分161A的目标厚度。在一个实施例中，已知介电层161的第一部分161A的沉积速率，并在计时器期满之后停止沉积，其中基于目标厚度和已知沉积速率来确定计时器的持续时间。在另一实施例中，在沉积第一部分161A时，例如使用原位计量组件，来监测第一部分161A的厚度，且当所监测的厚度达到目标厚度时，控制器停止沉积。在沉积介电层161以封装存储单元的一些实施例中，第一部分161A的目标厚度可为约至约诸如约至约

[0039] 在框1010处，可将用于等离子体处理的气体(例如，N2和He)供应至等离子体腔室101的工艺空间105。可在不存在第一气体和第二气体的情况下将处理气体供应至工艺空间
105。然而，在一些实施例中，氮源和处理气体可为相同气体，诸如当两种气体皆为N2时。在框1012处，在约1托至约60托(诸如约8托至约30托)的压力下产生处理气体的第二等离子体。可使用连续等离子体持续预定的时间来产生第二等离子体。这些处理气体可用于增加沉积膜的密度。在这种等离子体处理期间，从沉积膜中移除氢(作为Si-H和N-H残留在膜中)，这导致膜致密化。此外，在等离子体处理期间，更多的氮原子变得并入膜中，形成额外Si-N键，导致改善了氮化硅膜的品质。在一个实施例中，在等离子体处理期间所供应的氦与氮的比率可为约2:1至约10:1，诸如约6:1。

[0040] 在框1014处，在产生第二等离子体之后，将第一气体(例如，硅源)和第二气体(例如，氮源(例如，NH3和N2))供应至等离子体腔室101的工艺空间105。在框1016处，通过以第二脉冲频率激励耦接至等离子体腔室101的RF电源128，在工艺空间105内产生第一气体和第二气体的第三等离子体。第二脉冲频率可为约1kHz至约100kHz，诸如约5kHz至约50kHz。第二脉冲频率可具有约5％至约60％(诸如约10％至约50％，诸如约20％至约25％)的占空比。在一些实施例中，脉冲的总周期可为约10μs至约200μs，诸如约25μs至约100μs。在框1016处，使用第三等离子体在介电层161的第一部分161A上沉积介电层161的第二部分161B。

[0041] 在一些实施例中，第二脉冲频率的特性(例如，脉冲频率、占空比、RF功率量值和频率、以及脉冲的总周期)可与第一脉冲频率的特性相同。然而，在其他实施例中，第二脉冲频率的特性(例如，脉冲频率、占空比、RF功率量值和频率、以及脉冲的总周期)可与第一脉冲频率实质上不同。例如，相对于第一脉冲频率的占空比，第二脉冲频率的占空比可针对第二脉冲频率实质上增加(例如，增加20％或更多)。较高占空比可导致等离子体中离子的浓度较高，这可用于增加沉积膜的密度，从而改善沉积膜(例如，氮化硅)的阻挡性质。例如，可使用第一脉冲频率的较低占空比来确保高深宽比特征底部处的充分沉积，而可使用第二脉冲频率的较高占空比来增加沉积膜的密度。此外，可相对于第一脉冲频率修改第二脉冲频率的其他特性，诸如修改在脉冲期间施加的RF信号的频率，诸如从第一脉冲频率期间的13.56MHz频率切换至第二脉冲频率期间的40MHz频率允许调谐沉积膜的不同性质，诸如沉积膜中存在的压缩应力或拉伸应力。例如，可控制第一脉冲频率来确保高深宽比特征底部处的充分沉积，而可使用第二脉冲频率修改沉积膜的压缩应力或拉伸应力。

[0042] 尽管前述内容针对本公开内容的实施例，但可在不脱离本公开内容的基本范围的情况下设计本公开内容的其他和进一步实施例，并且本公开内容的范围由所附权利要求书确定。

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