一种基于FPGA的高精度高集成度时间数字转换器及实现方法
阅读：78发布：2022-08-14
专利汇可以提供一种基于FPGA的高精度高集成度时间数字转换器及实现方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种基于FPGA的高 精度 高集成度 时间数字转换器 及实现方法。该时间数字转换器包括细时间测量单元，该细时间测量单元由时间交替 采样 单元、多级采样数据缓冲单元、快拍和编码单元组成；本发明的目的在于提供一种基于FPGA的高集成度的精密时间数字转换器。创新点是细时间测量部分采用基于分相时钟交替采样、多级采样数据缓存和多级采样数据缓存数据的 锁 存快拍、快速编码组合架构的技术。具有结构简单、设计灵活性，可移植性强，测量死时间小，动态范围大、成本低、 接口 灵活等特点。可应用于航天领域、空间研究领域、通信、 生物 医药、地球动 力 学、相对论研究等等诸多领域。，下面是一种基于FPGA的高精度高集成度时间数字转换器及实现方法专利的具体信息内容。
1.一种基于FPGA的高精度高集成度时间数字转换器，该时间数字转换器包括细时间测量单元，其特征在于，该细时间测量单元由时间交替采样单元、多级采样数据缓冲单元、快拍和编码单元组成；其中，
时间交替采样单元利用分相时钟和锁存器对时间信号进行采样；
多级采样数据缓冲单元利用多级锁存器级联对采样单元采样数据进行多级缓冲；
快拍和编码单元完成粗时间周期内的时间采样信息缓冲并进行编码。
2.如权利要求1所述的一种基于FPGA的高精度高集成度时间数字转换器，其特征在于，所述的时间数字转换器的细时间测量部分的时间交替采样单元，基于分相时钟和锁存器对时间信号进行交替时间采样的结构，一个采样周期的数据经锁存器统一时钟域后传给采样数据缓冲单元。
3.如权利要求1所述的一种基于FPGA的高精度高集成度时间数字转换器，其特征在于，所述的时间数字转换器细时间测量单元，采用多级移位寄存器组将采样数据缓冲，目的是降低粗时间测量单元时钟频率，扩大时间测量范围，用于采样数据缓冲的移位寄存器组的级数由采样频率和粗时间计数器的频率的倍数关系决定。
4.如权利要求1或2或3所述的一种基于FPGA的高精度高集成度时间数字转换器的实现方法，其特征在于，该方法采用多级移位寄存器将采样数据缓冲后，利用锁存器对缓冲后数据一并进行锁存，即快速拍照，快速拍照时钟为粗时间测量时钟，在粗时间测量时钟周期内完成所有时间信号的查找和编码。
一种基于FPGA的高精度高集成度时间数字转换器及实现
方法
技术领域
[0002] 时间是物理学中最基本、最重要的物理量之一。时间涉及到一个事件发生和结束的过程，一个事件的两个或多个发展过程之间的时间关系，或者两个、多个事件之间的时间关系。精密时间测量在航天领域、空间研究领域、通信、生物医药、地球动力学、相对论研究等等诸多领域有着重要的应用。例如空间高能粒子谱仪和等离子体谱仪的飞行时间测量系统、飞行时间质谱仪、卫星高度计、空间测距仪、空间遥测、量子通讯领域中的时间定标等等。精密时间测量技术的应用已经深入到人们社会生活的方方面面。不同的领域、不同的应用对时间测量的精度、死时间、时间测量动态范围等参数都有着不同的要求。本发明结合生物医药、高精密仪器、粒子物理实验等应用，设计一种使用灵活、成本较低、应用范围广泛且具有支持重配置功能的精密时间测量方法。
[0003] 时间测量的方法有很多，可分为模拟技术和数字技术两大类，具体实现上又可划分为计数法、内插法、游标卡尺法、时间放大法、时间模拟转换+模拟数字转换器法等等。计数法最为简单，但是精度很难做到很高；时间放大法和时间模拟转换+模拟数字转换器法电路复杂且死时间大，调试维护工作量大，功耗较高且不易提高集成度，可应用的领域不多；内插法和游标卡尺法是目前使用较多的两种时间测量方法。游标卡尺法目前主要分两大实现手段：利用两种高精度时钟的周期时间差值实现游标卡尺测量法，以及利用两种固定延时单元的之间的延时时间差值实现游标卡尺测量法。前者消耗资源少，测量精度略低；后者消耗较多资源，但是可以做到很高精度，这两种方法共同的缺点就是死时间较长。内插法与游标卡尺法相比，其在保证较高测量精度的同时有较低的死时间是一大亮点。定制专用集成电路ASIC实现精密时间测量可以实现高精度和低功耗两个优点，但有着昂贵的开发费用、较长的开发周期以及无法实现灵活变化和更改等缺点，往往是为适应某些特定的应用而研制，在使用中也只能根据其功能设计。因此，其功能固定，使用范围受到限制。 [0004] 中国专利CN1719353A基于进位链技术实现高精度时间数字转换方法。其原理是基于FPGA基本逻辑单元LE间的专用进位链延时单元作为最小时间测量单元LSB，利用时间内插技术进行精细时间测量，之后对锁存数据进行译码，另外引入正向和反向系统时钟下的两个高速同步计数器进行粗时间部分的测量，最后将细时间测量单元、粗时间测量单元、结合通道信息将所得数字信息存入缓冲FIFO，经相应的接口送到计算机中进行后续处理。该专利可以实现高精度时间测量，但依赖于FPGA中特殊的逻辑资源（进位链），容易受到FPGA不同系列特性及演变发展的限制，且作为最小测量单元的进位链的延时随器件种类、环境温度、工作电压、工作时间等因素变化较大，译码部分也较为复杂，死时间较大。 发明内容
[0005] 本发明的目的在于提供一种基于FPGA的精密时间测量方法，进而以较低的成本完成待测时间间隔的高精度测量。
[0006] 时间数字变换器的功能是实现模拟时间信息到数字时间信息的转换，其种类很多。本发明基于FPGA实现一种大动态（测量范围大）、高精度为特征的通用时间数字转换器。该发明的实现主要包括粗时间测量和细时间测量两个部分。粗时间测量基于计数器时间测量方法实现的；细时间测量则基于时间内插法进行高精度时间测量。本发明的技术关键是利用多相时钟大大提高时间信息的等效采样率进而实现时间内插完成细时间测量，并利用同步计数器完成粗时间测量单元。
[0007] 本发明的具体解决方案如下：
[0008] 一种基于FPGA的高精度高集成度时间数字转换器，该时间数字转换器包括细时间测量单元，该细时间测量单元由时间交替采样单元、多级采样数据缓冲单元、快拍和编码单元组成；其中，
[0011] 快拍和编码单元完成粗时间周期内的时间采样信息缓冲并进行编码。 [0012] 进一步的，所述的时间数字转换器的细时间测量单元的时间交替采样单元，是基于分相时钟和锁存器对时间信号交替采样构建的。一个采样周期的数据经锁存器统一时钟域后传给采样数据缓冲单元。
[0013] 进一步的，所述的时间数字转换器细时间测量单元，采用多级移位寄存器组将采样数据缓冲，目的是降低粗时间测量单元时钟频率，扩大时间测量范围。用于采样数据缓冲的移位寄存器组的级数由采样频率和粗时间计数器的频率的倍数关系决定。 [0014] 进一步的，本发明提供一种基于FPGA的高精度高集成度时间数字转换器的实现方法，该方法采用多级移位寄存器将采样数据缓冲后，利用锁存器对缓冲后数据一并进行锁存，即快速拍照，快速拍照时钟为粗时间测量时钟，在粗时间测量时钟周期内完成所有时间信号的查找和编码。
[0015] 本发明的原理在于：
[0016] 本发明提出的基于FPGA的精密时间数字转换器，主要包括多相时钟单元、细时间采样单元、采样数据缓冲单元、编码单元、粗时间测量单元和缓冲单元，所有单元均在FPGA内部实现。其中细时间测量采样单元基于时间内插原理实现，具体原理如下：利用FPGA内部的锁相环PLL结合反相器生成8个两两相位差为45度的一组时钟，利用该组时钟对同一待测时间信号进行采样，这样等效采样周期为原有时钟的1/8；从另一个角度来讲，8个相位差45度的时钟将原有时钟周期分为相等的8个时间片，该时间片即为细时间测量单元的最小量化单位，从而实现对时钟周期进行时间内插。为降低粗时间测量计数器的输入频率，进而提高其线性性和动态范围，缓冲单元对采样单元获取数据按时间先后进行多次缓冲，等效为扩展采样单元的位宽。编码单元实现对细时间测量采样数据进行编码输出细时间数字信息，压缩数据位宽。本部分直接采用二进制编码。粗时间测量单元的输入时钟在10MHz量级，可以实现很宽范围的时间测量。数据缓冲单元将粗、细时间单元测量的数字时间输出，连同测量通道编号、时间戳信息一并打包成64位信息送入数据缓冲单元FIFO进行数据缓冲，等待计算机将数字时间信息从数据缓冲单元读出。
[0017] FPGA为现场可编程逻辑器件，本发明在Altera和Xilinx的FPGA上均验证过。FPGA完整的开发完程序和流程，厂家均提供了完整的服务。
[0018] 应用上述基于FPGA的时间数字转换器的转换方法主要涵盖以下几个环节： [0019] （一）、多相时钟生成
[0020] 本发明应用实例采用八相位时钟，其生成过程如下：在Altera的FPGA中都有多个PLL部件，在Xilinx的FPGA中有数字时钟管理部件DCM。利用PLL或DCM可以对输出时钟的相位进行管理和设定。以Altera的低成本FPGA系列的Cyclone III一款EP3C55F484I7为例，其内部集成了四个PLL，每个PLL均支持五个时钟输出，每个时钟的相位均可单独设定。本发明需要一个PLL，安排一个系统时钟，其余四个时钟输出为多相时钟。以参考时钟相位为参考相位0°，四个多相时钟的相位输出依次为0°、45°、90°和135°，之后将上述时钟利用LAB中控制信号驱动单元中的反相器扇出正反向时钟信号，可保证正反向时钟的低延时偏差，因此可得到另外四个时钟相位依次为180°、225°、270°和315°。与此同时，八个相位的时钟在时间上将时钟周期划分为八个相等的时间片，该时间片即为本发明 的最小时间量化单位。
[0021] （二）、利用时间内插法进行细时间测量
[0022] 利用八个相位的时钟对同一个时间信号（事例信号）交替采样，实现一个时钟周期的时间内插。采样的同时完成时间域调整，统一到相位为0°的时钟域。 [0023] （三）、采样数据缓冲单元
[0024] 若仅仅对八相位时钟完成单次采样进行译码输出，存在两个问题：一是粗时间测量的计数器时钟较高，不易进行大动态范围的时间测量；二是每个时钟周期都需要对采样单元的输出进行译码，译码频繁，功耗较高。同时，因FPGA最高逻辑运行频率所限，可能出现译码阻塞，造成死时间较大。
[0025] 鉴于此，本发明专利采用以下方法：将八相位时钟采样的数字时间信息进行缓存，如连续缓存两次共16个时间位信息，按时间位先后关系排成16位一并进行编码输出，这样则粗时间测量计数器时钟为采样时钟频率的1/2。若连续缓冲三次共24个时间位信息，按时间位先后关系排成24位一并编码输出，这样，相应的粗时间测量单元的计数器时钟降为采样时钟的1/3。本发明采用连续缓冲8次共64个时间位信息，按时间先后关系排成64位一并进行编码输出，结果是可以将粗时间测量单元的计数器时钟降低为采样时钟的1/8。采样数据缓冲单元的功能就在于此。
[0026] （四）、对采样缓冲数据进行编码。
[0027] 这部分功能主要包括两个：一个是时间信号的寻找，就是说检查本批次缓冲数据有无待测时间信号；二是将待测时间信号编码，输出细时间测量的数字输出。具体操作是，利用粗时间测量的计数器时钟对整个采样缓冲数据进行一次数据快拍Snap，后可利用一快速时钟并行查找待测时间信号，最后基于流水线结构按自然二进制编码的方式对细时间信号进行编码，同时将此时的粗时间测量单元的计数器输出进行存储。
[0028] （五）、粗时间测量
[0029] 粗时间测量单元采用一个同步二进制计数器进行。因以上采用采样数据缓冲的方式，将粗时间测量计数器时钟降到10MHz的数量级上。在这个时钟频率上完成粗时间测量则简单的多，很容易获得精确的计数器输出，计数器的位数可以做的很宽，相应的动态范围可以很大。不需要像专利CN1719353A那样采用正相和反相系统时钟下的两个计数器来完成这一功能。
[0030] （六）、将细时间测量单元和粗时间测量单元所得数字时间信息连同通道编号、时间戳信息打包，按时间先后顺序推送入数据缓冲单元FIFO，待外部设备读取。 [0031] 数据缓冲单元以FIFO形式由FPGA内部存储器单元执行，其位宽和容量均可灵活设置。
[0032] 本发明所有单元均在FPGA内实现，具有如下优点：
[0033] （一）、使用灵活。本发明基于FPGA实现，具备FPGA具有的诸多优点。与定制专用集成电路ASIC的功能固定，无灵活性，用户只能适应ASIC做设计相比，FPGA的实现则可以随时定制、升级。再有FPGA拥有诸多资源可以用来支持逻辑、接口、信号处理等设计的能力。基于FPGA的本发明具备如下灵活性。
[0036] 可移植性好。因负责细时间测量的采样单元的多相时钟是基于PLL产生的，其分辨率并不依赖FPGA具体型号，因而采用该技术实现的时间数字转换器具有很好的移植性。 [0037] 精度设置灵活。可以根据采用的FPGA等级，将多相位时钟的相位个数及采样时钟频率可以有PLL灵活输出和调整，相应地精度可以在一定范围内灵活实现。 [0038] 测量动态范围灵活。测量动态范围主要决定于粗时间测量单元。在本发明中，并不需要太高速的计数器实现粗时间测量，计数器的位宽可以灵活设置。 [0039] 接口方式灵活。FPGA拥有诸多资源可以用来支持逻辑、接口，可依据需要灵活设计接口方式。
[0040] 集成其它功能灵活。FPGA常集成信号处理和其他功能部件，在系统设计时可灵活应用。
[0041] （二）、性价比高，经济效益明显。基于本发明设计的时间数字转换器，精度可以达到约100ps RMS，bin size可达300ps左右，如结合时间放大技术，或延迟线技术可以将时间测量精度大大提高，完全可以满足大多数实验和应用的需求。基于本发明的时间数字转换的实现并不要求太高档次的FPGA，低功耗、低成本的FPGA，如Altera的Cyclone系列和Xilinx的Spartan均可实现。FPGA拥有诸多资源可以用来支持逻辑、接口、信号处理、存储等设计的能力。因此，其实现成本较低，性价比较高。附图说明
[0042] 图1为本发明的原理功能框图；
[0043] 图2为八相位时钟将周期T分成八个相等的时间片；
[0044] 图3为本发明的细时间测量采样单元框图；
[0045] 图4为本发明的缓存单元框图；
[0046] 图5为本发明的译码单元框图。
具体实施方式
[0047] 为使本发明的目的、技术方案和优点更加清楚，现结合具体实施实例，并参照附图，对本发明作详细阐述。
[0048] 如图1所示，本发明提出的是基于FPGA的精密时间数字转换器，主要包括多相时钟单元、细时间采样单元、采样数据缓冲单元、编码单元、粗时间测量单元和缓冲单元，且所有单元均在FPGA内部实现。
[0049] 细时间测量采样单元基于时间内插原理实现，具体原理如下：利用FPGA内部的锁相环PLL和反相器生成8个两两相位差为45°的一组多相位时钟，而后利用该组时钟作为采样时钟对同一待测时间信号进行时间交替采样，使得等效采样周期为原有时钟的1/8，等效采样频率提高为原来采样时钟的8倍；从另一个角度来讲，8个相位差45°的时钟将原有时钟周期分为相等的8个时间片。以该时间片即为细时间测量单元的最小量化单位，实现对时钟周期进行时间内插。为降低粗时间测量计数器的输入频率，进而提高其线性性和动态范围，缓冲单元对采样单元获取数据按时间先后进行多次缓冲，等效为扩展采样单元的位宽。编码单元实现对细时间测量采样数据进行编码输出细时间数字信息，压缩数据位宽。本部分直接采用二进制编码。粗时间测量单元的输入时钟在10MHz量级，可以实现很宽范围的时间测量。数据缓冲单元将粗、细时间单元测量的数字时间输出，连同测量通道编号、时间戳信息一并打包成64位信息送入数据缓冲单元FIFO进行数据缓冲，等待计算机将数字时间信息从数据缓冲单元读出。
[0051] 应用上述基于FPGA的时间数字转换器的转换具体实施步骤主要分为以下几个环节：
[0052] （一）、多相时钟生成
[0053] 本发明应用实例采用八相位时钟，可以采用FPGA的时钟管理部件来完成，如在Altera的FPGA中都有多个PLL部件，在Xilinx的FPGA中有数字时钟管理部件DCM。利用PLL或DCM可以对输出时钟的相位进行管理和设定。Xilinx的FPGA集成的DCM一般是四个时钟输出端，Altera的EP3C55F484I7内部集成了四个PLL，但每个PLL也只能支持五个时钟输出（Altera高性能FPGA的PLL支持更多时钟输出），每个时钟的相位均可单独设定。八个相位差45°的时钟可以利用EP3C55F484I7的两个PLL联合生成。但本实例采用一个PLL和反相器相结合的方式来实现。PLL采用Altera兆功能模块Megafunction锁相环部件ALTPLL进行例化，PLL时钟输入为40MHz差分时钟（该时钟由片外输入），VCO振荡频率为
640MHz，各输出时钟倍频因子M和分频因子N及对应的输出频率为：
640MHz，各输出时钟倍频因子M和分频因子N及对应的输出频率为：
[0054] C0:M=1，N=1，相位为0°，频率为40MHz，系统时钟CLK_Sys；
[0055] C1:M=8，N=1，相位为0°，频率为320MHz，采样时钟C0；
[0056] C2:M=8，N=1，相位为45°，频率为320MHz，采样时钟C45；
[0057] C3:M=8，N=1，相位为90°，频率为320MHz，采样时钟C90；
[0058] C4:M=8，N=1，相位为135°，频率为320MHz，采样时钟C135。
[0059] 其中C0为粗时间测量单元计数器输入时钟，也作为系统时钟，其余C1～C4四个时钟输出为相差为45°的同频时钟。之后将这四个时钟经过反相器，得到另外四个时钟相位依次为180°、225°、270°和315°，名称依次为C180、C225、C270和C315。这样八个两两相位差45°的一组采样时钟就得到了，为减少时钟到采样触发器的延时不一致性，八个采样时钟均走FPGA全局时钟线。实际上反相器的实现是在FPGA的逻辑阵列模块LAB的控制信号驱动单元内进行，并没有单独采用反相器实现，这样全局时钟只需要4个，反相器带入的延时也一并减少。于此同时，八个相位的时钟在时间上将时钟周期划分为八个相等的时间片，该时间片即为本发明的最小时间量化单位LSB。从这里的时钟生成过程来看，粗时间测量单元计数器时钟频率为采样时钟的1/8，具体解释在步骤（三）内进行介绍。 [0060] （二）、利用时间内插法进行细时间测量
[0061] 如图3所示，利用频率为320MHz相位间隔依次为45°的八个分相时钟对同一个时间信号（事例信号）交替采样，实现一个粗时钟周期的时间内插。时间信号进全局时钟网络，到各采样触发器的延时一致。采样器采用FPGA内的触发器单元（第一层触发器）。为避免和减少采样过程中出现的亚稳态现象，利用第二层触发器采样单元进行二次采样。第三层触发器同时完成时间域调整，统一到相位为0°的时钟域。三层触发器均通过Quartus II的Assignment Editor工具进行位置和时序约束。
[0062] （三）、采样数据缓冲单元
[0063] 若仅仅对八相位时钟完成单次采样进行译码输出，存在两个问题：一是粗时间测量的计数器时钟较高，不易进行大动态范围的时间测量；二是每个时钟周期都需要对采样单元的输出进行译码，译码频繁，功耗较高。同时，因FPGA最高逻辑运行频率所限，可能出现译码阻塞，造成死时间较大。
[0064] 鉴于此，如图4所示，本发明专利采用以下方法：将八相位时钟采样的数字时间信息进行依次缓存，如连续缓存两次共16个时间位信息，按时间位先后关系排成16位一并进行编码输出，这样则粗时间测量计数器时钟为采样时钟频率的1/2。若连续缓冲三次共24个时间位信息，按时间位先后关系排成24位一并编码输出，这样，相应的粗时间测量单元的计数器时钟降为采样时钟的1/3。本发明采用八层锁存器连续缓冲8次共64个时间位信息，按时间先后关系排成64位一并进行编码输出，结果是可以将粗时间测量单元的计数器时钟降低 为采样时钟的1/8。采样数据缓冲单元的功能就在于此。
[0065] （四）、对采样缓冲数据进行编码。
[0066] 该功能单元既要实现待测时间信号的有无判断，又要对待测时间信号所在的64位数据的时间位置进行定位：一个是时间信号的寻找，就是说检查本批次缓冲数据有无待测时间信号；二是将待测时间信号编码，输出细时间测量的数字输出。具体操作如图5所示，先采用40MHz系统时钟的计数器时钟利用64个锁存器用对整个64位采样缓冲数据进行一次数据快拍Snap，并按照各位采样时间先后关系依次排列，对应位编号为0～63。后利用逻辑运算：
[0067] i为位序号，63≥i≥0.
[0068] 将快拍的64位数据依次进行位运算，末尾为0的序号的位则利用上一粗时间计数周期内的编号为63的位进行位运算。这样获得的64位数据中为“1”的位对应的即为时间信号出现的位置。这一运算并没有对64位数据中的“1”的个数和顺序进行限制，两个相邻的“1”最少可允许间隔1位。也就是说如果接下来能将所有的“1”的位进行编码，则对应的最小死时间为一个最小采样单位。如：
[0069] Bit63 Bit0 [0070] 0000111110000011111100000000000001111111111101111100000000000000 [0071] 0000000010000000000100000000000000000000000100000100000000000000 [0072] 编码结果依次为：
[0073] 时间信号1，位编号为14，二进制编码输出为001100；
[0074] 时间信号2，位编号为20，二进制编码输出为010100；
[0075] 时间信号3，位编号为44，二进制编码输出为101100；
[0076] 时间信号4，位编号为55，二进制编码输出为110111；
[0077] 接下来进行的编码，应64信息位正好可以用6位二进制数表达，直接将时间信号位对应的位编号用6位二进制数编码即可。采用流水线结构的并行编码方式，可以将所有为“1”的位全部编码，编码的时钟可采用采样时钟，或采样时钟分频后的时钟，或从其他为路径引入的时钟。
[0078] （五）、粗时间测量
[0079] 粗时间测量单元的功能主要是扩展时间数字转换器的测量动态范围，具体实现上，在FPGA内由Altera的Quartus II的参数化模块LPM_COUNTER例化一个36位（根据应用需求例化相应位宽）同步二进制计数器进行。该二进制计数器采用循环计数方式，原则上只在上电的时候对其复位。具体的时间信息取其相对输出数值。每次测试之前也可对该二进制计数器进行复位。使得粗时间测量计数器时钟与系统时钟一致，为40MHz，数据位宽为36个 位，测量动态为1718秒。
[0080] 结合步骤（一）～（五），该实例中细时间的测量方法的实现就是用64个相等的时间片均匀分割40MHz粗时间测量计数器周期，进而查找时间信号出现在64个时间片的位置，之后对时间信号编码得到。
[0081] （六）、将有效时间信号对应的细时间测量单元和粗时间测量单元所得数字时间信息连同通道编号Channel ID、时间戳信息Time Stamp和测量序号等信息打包，按时间先后顺序推送如数据缓冲单元FIFO，待外部设备读取。其写入时钟信号可采用系统时钟，或从采样时钟分频获得。
[0082] 数据缓冲单元以FIFO形式由FPGA内部存储器单元执行，其位宽和容量均可灵活设置。FIFO预留有状态输出、控制信号和数据输出接口，外部设备可根据FIFO读时序的要求从FIFO将测量的数字时间信息读出。
[0083] 在上述功能以外，本发明还提供了复位信号，用以复位整个时间数字转换器；还提供了使能控制信号、延迟采样控制信号，可根据需要使能或禁止时间数字转换器的工作状态，可根据实际应用屏蔽不需要的时间信号或干扰信号。
[0084] 针对不同供应商、不同系列、不同容量和不同速度等级的FPGA，采用本发明进行时间数字转换器设计，最高运行时钟有些差别，在线性性能、通道容量、成本控制会有些差别。但在相同采样频率情况下，获得的分辨率是一样的。就Altera的Cyclone III系列的EP3C55F484I7而言，在采样率为320MHz，八相位时钟情况下，其测量精度实测为138ps，微分非线性DNL为±0.1LSB以内。同时采样时钟频率、时钟分相个数、粗时间测量时钟和细时间测量采样时钟频率倍数关系可根据应用需求和选择的FPGA新能和资源情况灵活组织。 [0085] 缩略语：
[0086] TDC：Time-to-digital convertor，时间-数字转换器
[0087] PLL：Phase-locked-loop，锁相环
[0088] FPGA：Field-programmable-gate-array，现场可编程门阵列
[0089] LAB：Logic-array-block，逻辑阵列模块
[0090] FIFO：First-in-first-out，先入先出缓存单元
[0091] LSB：Least-significant-bit，最低有效位或最小测量单元
[0092] DNL：Differential non-linearity，微分非线性 。
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