技术领域
[0001] 本
发明属于精密时间频率测量和控制领域，具体是一种高分辨率任意频率信号的直接数字锁相电路及方法。
背景技术
[0002] 随着
电子技术的快速发展，电子对抗、导航
信号处理、现代通讯、航空航天等领域对各种频率源的需求越来越大，对频率源的综合性能以及频率测量与控制
精度的要求更加严格，众多领域都需要频率输出范围更宽、准确度更高、频率稳定度更好的频率源以及系统时钟的高度同步，因此常借助于锁相技术，以稳定度较高的频率标准如GPS信号、量子频标等为参考源，根据参考源和被锁频率源之间的
相位差对被锁频率源的
输出信号进行动态调整，获得符合工程需要的频率信号。随着锁相技术的不断进步，大量时频设备通过锁相技术的应用得到了改进，比如
晶体振荡器通过锁相技术得到了更好的短期以及中、长期稳定度指标。但是目前工程中使用的
锁相环在鉴相环节要求两个比对信号的频率标称值相同，不能实现复杂频率信号之间的直接相位比对。而实际应用中广泛存在差异较大的频率信号之间的相位比对和锁定，比如手机、通信、家电等电子系统中需要的13MHz、16.384MHz、4.43361875MHz、2.5MHz等常用的频率信号。另外，量子频标是利用
原子能级跃迁信号对
压控晶体振荡器输出的频率进行锁定，而发生原子能级跃迁的特定
微波信号(如铯原子能级跃迁频率为9192631770Hz，氢原子能级跃迁频率为1420405750Hz)和被锁定的晶体振荡器的输出信号(通常是5MHz或10MHz)之间的差异往往较大。通常，在频率差异较大的信号之间的锁定过程中需要使用频率变换、合成等技术(如分频和广泛使用的DDS频率合成)对频率进行归一化处理之后再进行比对，这往往会增加设备的体积、成本和线路的复杂性，也引入了更多噪声的影响。所以需要在相位比对方向上研究新的理论，在不需要对频率进行归一化处理的条件下进行任意频率信号间的精细相位比对和锁定。
发明内容
[0003] 为了满足工程需要，提高现有锁相环的锁定范围、锁定精度等性能指标，在对任意周期信号之间相位规律研究的
基础上，本发明提供一种高分辨率任意频率信号的直接数字锁相电路及方法。它不需要对信号进行归一化处理，就能实现复杂频率信号之间
相位差的测量与锁定，可以使锁相环在更宽的
频率范围内有更加灵活的应用，在频率合成、时频标准器等设备综合性能的提高方面可以起到关键的作用。
[0004] 本发明的技术方案是：一种高分辨率任意频率信号的直接数字锁相方法，其特征在于：包括如下步骤：
[0005] 步骤1：通过ADC鉴相确定两个不同标称频率信号的最小公倍数周期内的相位变化关系；
[0006] 步骤2：以时间间隔τ为周期(最小公倍数周期的倍数)进行数字采集，获取周期对应的幅值信息；
[0007] 步骤3：依据周期对应的幅值和相位的对应关系，进行幅值到相位值的转换，计算出相邻时间间隔τ的等效相位差变化量；
[0008] 步骤4：通过相位差变化量与频差之间的关系，得到被锁信号的实际频率信息；
[0009] 步骤5：根据压控
电压与振荡器输出频率之间的关系控制DA产生反馈电压，控制晶振压控端，调节输出频率；
[0010] 步骤6：压控振荡器的输出频率改变后送入相位信息采集模
块，进行下一次
数据采集。
[0011] 所述的步骤2采集到的幅值信息即为两个任意周期性信号的检相结果，幅值信息也是相位差的变化信息，在相邻的若干个最小公倍数周期间，幅值的变化或相位差的变化呈线性关系。
[0012] 步骤3和步骤4中，在每个最小公倍数周期测得相应的幅值，然后得到对应的幅值变化量，用FPGA的高速IO引脚接收ADC输出的
数字量并通过计算得到相邻时间间隔的相位差变化量，再根据建立的数学模型，得到被锁信号的实际频率信息。
[0013] 所述的步骤5，在每次反馈调节过程中分多次将当前压控电压线性变化到目标电压；其控制
算法的数学表达式可表示为：
[0014]
[0015] 其中，u(k)为调节器的输出信号，Kp为
控制器比例系数，e(k)为调节器输入偏差，Ki为积分时间常数。
[0016] 一种高分辨率任意频率信号的直接数字锁相电路，包括：第一频率信号、第二频率信号、
模数转换电路ADC、
可编程逻辑器件FPGA、
数据处理器、
数模转换电路DAC；将第一频率信号作为ADC的
时钟信号，将第二频率信号作为被测信号输入到模数转换电路ADC的输入端，由模数转换电路ADC对第二频率信号进行
采样，经模数转换电路ADC采样后的数据传入到可编程逻辑器件FPGA，可编程逻辑器件FPGA的数据线、控制线和地址线与数据处理器的数据线、控制线和地址线电连接，由数据处理器对FPGA信号进行处理，得到对应的相位差数据，数据处理器或采用低成本有
单片机，数据处理器在处理数据的同时控制数模转换电路DAC进行数模转换，数模转换后的电压反馈控制第二频率信号。
[0017] 所述的数据处理器是单片机如MSP430。
[0018] 本发明的有益效果：综上，本发明首先将第一频率信号作为
模数转换器(ADC)的时钟信号，第一频率信号为参考信号，采用基准频率源，对第二频率信号被测信号进行采样，得到被测信号的量化幅值，通过对量化幅值的连续比对，确定两个信号的最小公倍数周期，然后通过在每个最小公倍数周期对被测信号进行数字化采集，测得相应的幅值，通过幅值变化量得到对应的相位差变化量，再根据相位差与电压之间的函数关系，反馈控制(ADC)的压控端电压，将鉴相曲线斜率拉低，完成锁相工作。这种方法测量范围大，可靠性高，结构简单。
附图说明
[0019] 以下将结合附图对本发明
实施例作进一步详细说明：
[0021] 图2是两个异频信号之间直接相位比对的
波形图；
[0022] 图3是数据处理与反馈控制工作流程；
[0023] 图4确定最小公倍数周期原理图；
[0024] 图5是反馈电压的理想控制效果图。
[0025] 图中，1、第一频率信号；2、第二频率信号；3、模数转换电路ADC；4、可编程逻辑器件FPGA；5、数据处理器；6、数模转换电路DAC。
具体实施方式
[0026] 如图1所示，将第一频率信号1(基准频率源)作为ADC的时钟信号，将第二频率信号2作为被测信号输入到模数转换电路ADC3的输入端，由模数转换电路ADC3对第二频率信号2(被测信号)进行采样，经模数转换电路ADC3采样后的数据传入到可编程逻辑器件FPGA4，可编程逻辑器件FPGA4的数据线、控制线和地址线与数据处理器5的数据线、控制线和地址线电连接，由数据处理器5对FPGA信号进行处理，得到对应的相位差数据，数据处理器5或采用低成本有单片机，数据处理器5在处理数据的同时控制数模转换电路DAC6进行数模转换，数模转换后的电压反馈控制第二频率信号2。
[0027] 数据处理器5在处理数据的同时控制数模转换电路DAC6进行数模转换，是通过建立的函数关系控制DAC
输出电压。
[0028] 数据处理器5或采用低成本有单片机如MSP430。
[0029] 如图2所示，给出第一频率信号1和第二频率信号2两个异频信号进行相位比对示意图，从图2可以看到，他们的相位差的变化是成周期性的，即相位差ΔT从ΔT、2ΔT、3ΔT到nΔT(其中n和两个信号的频率有关)，然后循环往复，在最小公倍数周期内对标称频率不同的两个信号进行等效比对，能有效地避免由于频率标称值不同所带来的相位差变化的无规律性，得到两个不同频率信号之间真正的相位差的变化量。
[0030] 如图3所示，一种高分辨率任意频率信号的直接数字锁相方法，其特征在于：包括如下步骤：
[0031] 步骤1：通过ADC鉴相确定两个不同标称频率信号的最小公倍数周期内的相位变化关系；
[0032] 步骤2：以时间间隔τ为周期(最小公倍数周期的倍数)进行数字采集，获取周期对应的幅值信息；
[0033] 步骤3：依据周期对应的幅值和相位的对应关系，进行幅值到相位值的转换，计算出相邻时间间隔τ的等效相位差变化量；
[0034] 步骤4：通过相位差变化量与频差之间的关系，得到被锁信号的实际频率信息；
[0035] 步骤5：根据压控电压与振荡器输出频率之间的关系控制DA产生反馈电压，控制晶振压控端，调节输出频率；
[0036] 步骤6：压控振荡器的输出频率改变后送入相位信息采集模块，进行下一次数据采集。
[0037] 两个不同标称频率的信号在一个最小公倍数周期内的相位差变化并无规律，在传统技术下无法实现相位关系的采集，也就无法实现直接的锁相处理，本发明利用任意两个不同标称频率的信号之间相位差在最小公倍数周期内，相位差的变化量始终是量化
相移分辨率的倍数的关系，相邻两个标称最小公倍数周期的变化依然是量化相移分辨率，将比对周期拓展到最小公倍数周期倍数为间隔，实现任意两个信号的直接相位比对，因此需要在每个最小公倍数周期进行一次数字化采集。
[0038] 频率标准之间的相位比对，一般都必须在频率标称值相同的情况下进行，不同标称频率之间的信号之间的相位差会随着时间而不断变化，这对于相位的比对是十分不利的，但是若以标称最小公倍数周期为周期，却可以消除这种由于频率不同所带来的相位差的变化，使得两个不同标称频率的信号在以最小公倍数周期为周期，相位差按一定的规律变化，所以需要在不同标称频率信号的最小公倍数周期内对两个信号进行等效比对。
[0039] 为了实现平稳、精细的反馈调节，在锁定之前需要对被锁晶体振荡器的最大幅值、压控灵敏度等特性进行测量，并在反馈调节过程中加入控制算法。
[0040] 如图4所示，给出确定最小公倍数周期原理图，首先设置闸
门时长为10ms，对被测信号进行计数，根据被测信号的计数值N，10ms/N即为被测信号的周期，最后通过相应的数学公式计算，即可得到较为精准的被测信号与参考信号的最小公倍数周期。
[0041] 如图5所示，给出对压控振荡器进行反馈控制过程中，反馈电压与输出频率的关系曲线，对压控振荡器进行反馈控制的过程最简单的是将计算出的压控电压直接作用于压控端，但是锁相环不仅需要锁定的速度，也要求锁定的精度和平稳性，而该方法容易出现超调现象，尤其是当频差较大时，所以需要使用算法使控制过程更加平稳。
[0042] 优化方法为在每次反馈调节过程中分多次将当前压控电压线性变化到目标电压。实际工程中的锁相环中应用较多的是PI(比例积分)控制算法，其数学表达式可表示为：
[0043]
[0044] PI控制过程中，比例环节的作用是当反馈电压发生改变时，使系统快速做出响应，快速调节电压值，本发明借鉴PI算法并将其在MSP430中实现。
[0045] 综上，本发明首先将参考信号(基准频率源)作为模数转换器(ADC)的时钟信号，对被测信号进行采样，得到被测信号的量化幅值，通过对量化幅值的连续比对，确定两个信号的最小公倍数周期，然后通过在每个最小公倍数周期对被测信号进行数字化采集，测得相应的幅值，通过幅值变化量得到对应的相位差变化量，再根据相位差与电压之间的函数关系，反馈控制(ADC)的压控端电压，将鉴相曲线斜率拉低，完成锁相工作。
[0046] 本发明的通过对数字化比对信号的
相位同步点进行捕捉，找到被测信号和参考信号的最小公倍数周期，一般的两个不同标称频率信号最小公倍数周期是通过查找这两个信号的过零重合点来确定的。本发明同样利用了两个不同周期信号间相位差的周期性变化，将被测信号数字化，得到被测信号的量化幅值，通过对量化幅值的连续比对，来确定最小公倍数周期的大小。这种方式不仅精简了操作步骤，降低了系统噪音，还使得最小公倍数周期的确立更加的简单、直观。
[0047] 本发明用FPGA作为
存储器接收高速ADC采集过程中输出的数据。先用FPGA的高速IO引脚接收ADC输出的数字量，将FPGA作为一个缓存装置对数据进行保存，然后再用速度相对低的MCU对数据进行处理。由于高速ADC输出数字量的速度非常快，而MCU的速度相对较低，如果直接将数据送入MCU中处理会造成数据的丢失，从而使得测量结果不准确，所以需要先用FPGA的高速I/O引脚接收ADC输出的数字量。这里FPGA相当于一个缓存装置，对数据进行保存，然后再用速度相对低的MCU对数据进行处理。
[0048] 本发明通过对于被测信号的幅值进行数字化采样，利用基准信号作为模数转换器(ADC)的时钟输入，通过采集到的量化幅值数据得到最大和最小的量化幅值，根据最大、最小的量化幅值对采集到的数据进行曲线拟合，消除时钟抖动、非线性误差等对数据的影响，得到相对准确的采集数据，以利于最小公倍数周期的确定。
[0049] 本实施方式中没有详细叙述的部分属本行业的公知的常用手段，这里不一一叙述。以上例举仅仅是对本发明的举例说明，并不构成对本发明的保护范围的限制，凡是与本发明相同或相似的设计均属于本发明的保护范围之内。
