【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図５（ａ），（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
まず、図５（ａ）に示すように、シリコン基板１０１を熱酸化することにより、該シリコン基板１０１上にゲート酸化膜１０２を形成する。 次いで、このゲート酸化膜１０２の上にノンドープトポリシリコン層１０３をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。 次いで、このノンドープトポリシリコン層１０３の上にＣＶＤ法によりシリコン酸化膜１０４を堆積する。 次いで、このシリコン酸化膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。 次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層１０３上にはシリコン酸化膜マスク１０４が形成される。 このシリコン酸化膜マスク１０４は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【０００３】
次いで、このシリコン酸化膜マスク１０４をマスクとしてノンドープトポリシリコン層１０３に不純物１０５をイオン注入する。 これにより、抵抗素子形成予定領域のポリシリコン層には不純物１０５が注入されずノンドープトポリシリコン層１０３のままとなり、それ以外の領域のポリシリコン層は不純物が注入されたドープトポリシリコン層１０３ａとなる。
【０００４】
次に、図５（ｂ）に示すように、シリコン酸化膜マスク１０４を除去した後、ノンドープトポリシリコン層１０３及びドープトポリシリコン層１０３ａの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ポリシリコン層１０３，１０３ａの上にはレジストパターン１０６が形成される。
【０００５】
次いで、このレジストパターン１０６をマスクとしてノンドープトポリシリコン層１０３及びドープトポリシリコン層１０３ａをエッチングする。 これにより、ドープトポリシリコン層からなるゲート電極配線層１０３ａが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子１０３が形成される。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、ノンドープトポリシリコン層１０３とドープトポリシリコン層１０３ａとではエッチング速度が異なる。 このため、ノンドープトポリシリコン層１０３のエッチング速度に適したオーバーエッチング量に設定すると、ドープトポリシリコン層１０３の下のゲート酸化膜に抜け（下地抜け）１０７が生じることがある。 また、ドープトポリシリコン層１０３ａのエッチング速度に適したオーバーエッチング量に設定すると、ノンドープトポリシリコン層１０３の近傍にエッチング残渣１０８が発生することがある。 このようにプロセスマージンが小さいため、オーバーエッチング量の制御が困難であった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、下地膜上にノンドープトポリシリコン層を形成する工程と、
このノンドープトポリシリコン層上に第１のマスク膜を形成する工程と、
第１のマスク膜をマスクとしてノンドープトポリシリコン層に不純物をイオン注入することにより、下地上にドープトポリシリコン層を形成する工程と、
第１のマスク膜を除去する工程と、
ノンドープトポリシリコン層及びドープトポリシリコン層を熱酸化することにより、ノンドープトポリシリコン層の表面に第１の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第２の熱酸化膜を形成する工程と、
第１の熱酸化膜及び第２の熱酸化膜それぞれの上に第２のマスク膜を形成する工程と、
第２のマスク膜をマスクとして第１の熱酸化膜、第２の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程と、
を具備し、
第２の熱酸化膜の厚さを第１の熱酸化膜の厚さより厚く形成していることを特徴とする。
【０００９】
上記半導体装置の製造方法によれば、ノンドープトポリシリコン層及びドープトポリシリコン層の両方を熱酸化することにより、ノンドープトポリシリコン層の表面に第１の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第２の熱酸化膜を形成する。 この際、不純物が注入されているドープトポリシリコン層の酸化が早く進むので、第１の熱酸化膜の厚さを第２の熱酸化膜のそれより厚く形成することができる。 従って、両方のポリシリコン層をエッチング加工する際、ドープトポリシリコン層のエッチングの方が速く進むが、ドープトポリシリコン層の第１の熱酸化膜が厚く形成されているため、第２の熱酸化膜との厚さの差の分だけエッチングの進行が遅れる。 その結果、両方のポリシリコン層のエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。
【００１０】
また、本発明に係る半導体装置の製造方法において、上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることも可能である。
【００１１】
また、本発明に係る半導体装置の製造方法において、上記第１のマスク膜は、シリコン酸化膜、シリコン窒化膜又はレジスト膜であることが好ましい。
【００１２】
また、本発明に係る半導体装置の製造方法において、上記下地膜の下は半導体基板が形成されていることも可能である。
【００１３】
また、本発明に係る半導体装置の製造方法において、上記エッチングする工程を経て、ノンドープトポリシリコン層からなる抵抗素子が形成され、ドープトポリシリコン層からなる電極配線層が形成されることも可能である。
【００１４】
本発明に係る半導体装置は、請求項１〜５のうちいずれか１項記載の半導体装置の製造方法により製造されたものである。
【００１５】
本発明に係る半導体装置は、下地膜上に形成されたノンドープトポリシリコン層と、
下地上に形成されたドープトポリシリコン層と、
ノンドープトポリシリコン層の表面に形成された第１の熱酸化膜と、
ドープトポリシリコン層の表面に形成され、第１の熱酸化膜の厚さより厚く形成された第２の熱酸化膜と、
を具備する半導体装置であって、
第１の熱酸化膜及び第２の熱酸化膜それぞれの上にマスク膜を形成し、このマスク膜をマスクとして第１の熱酸化膜、第２の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程を経て製造されることを特徴とする。
【００１６】
また、本発明に係る半導体装置において、上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることも可能である。
【００１７】
また、本発明に係る半導体装置において、上記下地膜の下は半導体基板が形成されていることも可能である。
【００１８】
また、本発明に係る半導体装置においては、上記ノンドープトポリシリコン層が抵抗素子を構成し、ドープトポリシリコン層が電極配線層を構成することも可能である。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（ａ），（ｂ）及び図２（ｃ）〜（ｅ）は、本発明に係る第１の半導体装置の製造方法を示す断面図である。
【００２０】
まず、図１（ａ）に示すように、シリコン基板１を熱酸化することにより、該シリコン基板１上にゲート酸化膜２を形成する。 次いで、このゲート酸化膜２の上にノンドープトポリシリコン層３をＣＶＤ法により堆積する。 次いで、このノンドープトポリシリコン層３の上にＣＶＤ法によりシリコン酸化膜４を堆積する。 次いで、このシリコン酸化膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。 次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層３上にはシリコン酸化膜マスク４が形成される。 このシリコン酸化膜マスク４は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【００２１】
次いで、このシリコン酸化膜マスク４をマスクとしてノンドープトポリシリコン層３にリンなどの不純物５をイオン注入する。 これにより、抵抗素子形成予定領域のポリシリコン層には不純物５が注入されずノンドープトポリシリコン層３のままとなり、それ以外の領域のポリシリコン層は不純物が注入されたドープトポリシリコン層３ａとなる。
【００２２】
次に、図１（ｂ）に示すように、シリコン酸化膜マスク４を除去した後、ノンドープトポリシリコン層３及びドープトポリシリコン層３ａの両方を熱酸化する。 これにより、両方のポリシリコン層３ａ，３の表面に熱酸化膜６ａ，６ｂが形成される。 不純物の注入されたドープトポリシリコン層３ａの熱酸化膜６ａの厚さが、不純物の注入されていないノンドープトポリシリコン層３の熱酸化膜６ｂより厚く形成される。 なお、上記熱酸化の条件及び熱酸化膜の厚さは、ドープトポリシリコン層の不純物濃度、ポリシリコン層の厚さなどによって適切な条件及び厚さを適宜選択することが好ましい。
【００２３】
この後、図２（ｃ）に示すように、熱酸化膜６ａ，６ｂの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、熱酸化膜６ａ，６ｂの上にはレジストパターン７が形成される。
【００２４】
次いで、レジストパターン７をマスクとして熱酸化膜６ａ，６ｂ、ノンドープトポリシリコン層３及びドープトポリシリコン層３ａをエッチングする。 この際のエッチング条件は、熱酸化膜６ａ，６ｂとポリシリコン層３，３ａとのエッチングレート比を適切に制御したものとする。
【００２５】
このとき、初めに熱酸化膜６ａ，６ｂがエッチングされるが、エッチング前の熱酸化膜の厚さの違い（即ちドープトポリシリコン層３ａの熱酸化膜６ａの方がノンドープトポリシリコン層３の熱酸化膜６ｂより膜厚が厚く形成されていること）によりドープトポリシリコン層３ａの熱酸化膜６ａのエッチングが終了した時点では、図２（ｃ）に示すように、ノンドープトポリシリコン層３はある量のエッチングが進んでいる。
【００２６】
その後のエッチングでは、図２（ｄ）に示すように、ドープトポリシリコン層３ａのエッチング速度がノンドープトポリシリコン層３のそれより速いため、両方のポリシリコン層３，３ａのエッチングはほぼ同時に終了する。
【００２７】
次いで、図２（ｅ）に示すように、レジストパターン７を剥離する。 このようにして、ドープトポリシリコン層からなるゲート電極配線層３ａが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子３が形成される。
【００２８】
上記第１の実施の形態によれば、ノンドープトポリシリコン層３及びドープトポリシリコン層３ａの両方を熱酸化することにより、両方のポリシリコン層３ａ，３の表面に熱酸化膜６ａ，６ｂを形成する。 この際、不純物が注入されているポリシリコン層３ａの酸化が早く進むので、ドープトポリシリコン層３ａの熱酸化膜６ａの厚さを、ノンドープトポリシリコン層３のそれより厚く形成することができる。 従って、両方のポリシリコン層３，３ａをエッチング加工する際、前述したようにドープトポリシリコン層３ａのエッチングの方が速く進むが、ドープトポリシリコン層３ａの熱酸化膜６ａが厚く形成されているため、熱酸化膜の厚さの差の分だけエッチングの進行が遅れる。 その結果、両方のポリシリコン層３，３ａのエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。 よって、従来技術のような下地抜けやエッチング残渣の発生を抑制することができる。
【００２９】
近年、半導体装置への高速化・高密度化の要求は益々高くなっている。 これを満足するため、長く複雑な製造工程とこれに伴う歩留まりの低下が避けられず、製造コストを押し上げている。 ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においても例外では無く、特に高速化の要求は強く、ゲート電極の低抵抗化は重要な課題となっている。
【００３０】
一般に、ＳＲＡＭとしてＭＯＳＦＥＴ４個と高抵抗の素子２個で構成する高抵抗負荷方式のものが用いられる。 このため、高抵抗素子として使用されるポリシリコン層と、低抵抗が要求されるゲート電極配線層の材料として使用される高濃度に不純物を含むポリシリコン層とが存在する。 以下、この半導体装置の製造方法について説明する。
【００３１】
図３（ａ）〜（ｃ）及び図４（ｄ），（ｅ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示す断面図である。 この半導体装置は、ポリシリコンを用いて形成される電極配線層及び抵抗素子を有するＳＲＡＭである。
【００３２】
まず、図３（ａ）に示すように、Ｐ型のシリコン基板１１にＬＯＣＯＳ法により６００ｎｍの素子分離用酸化膜１２ａ，１２ｂを形成し、シリコン基板１１上に熱酸化法によりゲート酸化膜１３を形成する。 次いで、このゲート酸化膜１３及び素子分離用酸化膜１２ａ，１２ｂの上にＣＶＤ法によりノンドープトポリシリコン層１４を堆積する。
【００３３】
この後、このノンドープトポリシリコン層１４上にＣＶＤ法によりシリコン酸化膜を２００ｎｍ程度堆積する。 次いで、このシリコン酸化膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。 次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層１４上にはシリコン酸化膜マスク１５が形成される。 このシリコン酸化膜マスク１５は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【００３４】
次いで、このシリコン酸化膜マスク１５をマスクとしてノンドープトポリシリコン層１４にリン１６をイオン注入する。 これにより、抵抗素子形成予定領域のポリシリコン層にはリン１６が注入されずノンドープトポリシリコン層１４のままとなり、それ以外の領域のポリシリコン層はドープトポリシリコン層１４ａとなる。 なお、ここではドーピング防止膜としてシリコン酸化膜マスクを用いているが、ドーピング防止膜としてシリコン窒化膜マスク又はレジスト膜を用いることも可能である。
【００３５】
次に、図３（ｂ）に示すように、シリコン酸化膜マスク１５を除去した後、ノンドープトポリシリコン層１４及びドープトポリシリコン層１４ａの両方を熱酸化する。 これにより、両方のポリシリコン層１４，１４ａの表面に熱酸化膜１６ａ，１６ｂが形成される。 不純物の注入されたドープトポリシリコン層１４ａの熱酸化膜１６ａの厚さが、不純物の注入されていないノンドープトポリシリコン層１４の熱酸化膜１６ｂより厚く形成される。 なお、上記熱酸化の条件及び厚さは、ドープトポリシリコン層の不純物濃度、ポリシリコン層の厚さなどによって適切な条件及び厚さを適宜選択することが好ましい。
【００３６】
この後、図３（ｃ）に示すように、熱酸化膜１６ａ，１６ｂの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、熱酸化膜１６ａ，１６ｂの上にはレジストパターン１７が形成される。
【００３７】
次に、図４（ｄ）に示すように、レジストパターン１７をマスクとして熱酸化膜１６ａ，１６ｂ、ノンドープトポリシリコン層１４及びドープトポリシリコン層１４ａをエッチングする。 このとき、初めに熱酸化膜１６ａ，１６ｂがエッチングされるが、エッチング前の熱酸化膜の厚さの違いによりドープトポリシリコン層１４ａの熱酸化膜１６ａのエッチングが終了した時点では、ノンドープトポリシリコン層１４はある量のエッチングが進んでいる。 その後のエッチングではドープトポリシリコン層１４ａのエッチング速度がノンドープトポリシリコン層１４のそれより速いため、両方のポリシリコン層１４，１４ａのエッチングはほぼ同時に終了する。
【００３８】
この後、図４（ｅ）に示すように、レジストパターン１７を剥離する。 このようにして、ドープトポリシリコン層からなるゲート電極配線層１４ａが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子１４が形成される。
【００３９】
以下の工程として、いずれも周知の技術をもって、Ａｌ合金配線及びパッシベーション膜形成工程等を経て半導体装置が製造される。
【００４０】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。 すなわち、ノンドープトポリシリコン層１４及びドープトポリシリコン層１４ａの両方に熱酸化膜１６ａ，１６ｂを形成し、ドープトポリシリコン層１４ａの熱酸化膜１６ａの厚さを、ノンドープトポリシリコン層１４のそれより厚く形成する。 これにより、両方のポリシリコン層１４，１４ａのエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。
【００４１】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【００４２】
【発明の効果】
以上説明したように本発明によれば、ノンドープトポリシリコン層及びドープトポリシリコン層の両方を熱酸化することにより、ノンドープトポリシリコン層の表面に第１の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第２の熱酸化膜を形成する。 この際、不純物が注入されているドープトポリシリコン層の酸化が早く進むので、第１の熱酸化膜の厚さを第２の熱酸化膜のそれより厚く形成することができる。 したがって、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、本発明に係る第１の半導体装置の製造方法を示す断面図である。
【図２】（ｃ）〜（ｅ）は、本発明に係る第１の半導体装置の製造方法を示すものであり、図１（ｂ）の次の工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図４】（ｄ），（ｅ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示すものであり、図３（ｃ）の次の工程を示す断面図である。
【図５】（ａ），（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１，１１，１０１…シリコン基板２，１３，１０２…ゲート酸化膜３，１４，１０３…ノンドープトポリシリコン層３ａ，１４ａ，１０３ａ…ドープトポリシリコン層４，１５，１０４…シリコン酸化膜５，１０５…不純物６ａ，６ｂ，１６ａ，１６ｂ…熱酸化膜７，１７，１０６…レジストパターン１２ａ，１２ｂ…素子分離用酸化膜１６…リン１０７…ゲート酸化膜の抜け（下地抜け）
１０８…エッチング残渣