专利汇可以提供Semiconductor memory and production therefor, voltage regulator circuit and voltage regulator, voltage regurating method and output voltage and output current generating method and output voltage regurating method and semiconductor memory专利检索,专利查询,专利分析的服务。并且PROBLEM TO BE SOLVED: To realize a circuit plurally provided with voltage regulators whose outputs become constant voltages in a multiple output circuit whose output voltages are different by using a master slicing technology.
SOLUTION: The figure is the block diagram of a 3.3V version device. Respective internal voltages (a VARY, etc.) are regulated by 6 pieces of voltage regulators 26, 28, 30, 32 and 36 mutually connected by various power source lines and signal lines. The intermediate regulator 26 generates first and second intermediate voltages V1, V2. V1 is supplied to the regulator 26, which generates the voltage twice as large as V1. Moreover, the generated voltage of the regulator 28 is supplied to regulators 32, 34, which respectively output different voltages. Similarly, V2 is supplied to the regulator 30, which generates the voltage being twice as large as V2 and this generated voltage is supplied to the regulator 36, which outputs respectively different voltages.
COPYRIGHT: (C)1997,JPO,下面是Semiconductor memory and production therefor, voltage regulator circuit and voltage regulator, voltage regurating method and output voltage and output current generating method and output voltage regurating method and semiconductor memory专利的具体信息内容。
【0001】
【発明の属する技術分野】本発明は、一般的に半導体設計技術に関し、特に、異なる外部プラス電源電圧レベルで動作できる半導体回路において内部電圧電源を調整するためのシステムおよび方法に適用して有効な技術に関するものである。
【0002】
【従来の技術】多くの技術的進歩によって、集積回路、
すなわち「チップ」は単一のモノリシックデバイス上に数百万ものトランジスタを組み込んだものとなっている。 それにより、速度の向上およびサイズの減少をはじめとして、多くの利益が得られている。 しかし、トランジスタの数が多くなるにつれ、チップ速度、消費電力、
信頼性がより関心を引くようになっている。 その結果、
多くのチップについて外部プラス電源電圧は低下してきている。 例えば、従来の16Mビットダイナミックランダムアクセスメモリ(DRAM)は5.0Vか3.3Vの外部プラス電源を用いているが、256MビットDRAM
では3.3Vか2.5Vの外部プラス電源を用いている。 低い外部プラス電源電圧を用いるとDRAMの速度を遅くさせるかもしれないが、消費電力は減少できる。 さらに、薄いトランジスタのゲートや薄いメモリセルの誘電体に非常に高い電界強度を加えることにより引き起こされる破壊等の信頼性の問題を減少させることもできる。
【0003】DRAMの外部プラス電源電圧をユーザーが選択可能とする傾向も16MDRAM以来存在している。 図1aおよび図1bを参照すると、従来の16MビットDRAMには、5Vの外部プラス電源(VDD)に接続された5Vバージョンデバイス10aと、3.3VのVDDに接続された3.3Vバージョンデバイス10bが存在する。 両方のバージョン10a、10bとも接地電位の外部電源(VSS)にも接続されている。 多くの部分に関して5Vバージョンデバイス10aと3.3Vバージョンデバイス10bは同一である。 しかし、5Vバージョンデバイス10aにおいては、電圧レギュレータ1
2はVDD電圧を、メモリセルおよび周辺回路13aのために約3.3Vの内部電圧レベル(VINT)に調整している。
【0004】VINTは、DRAMのメモリセルアレイの小さなメモリセル回路を動かすため、また、DRAM
の消費電力を減少させるために、比較的低電圧でなければならない。 しかし、出力回路13bはより高いVDD
電圧で動作する。 このようにして、出力回路13bの速度は増強され、出力回路は所望の電圧レベルで動作する。 一方、3.3Vバージョンデバイス10bの場合は、
3.3Vは既に外部プラス電源VDDによって供給されている。 従って、3.3Vバージョンデバイス10aの場合、外部プラス電源電圧が既にVINTあるいはそれに近い電圧であるため、メモリセルアレイおよび周辺回路13aと出力回路13bは同じVDD電圧レベルで動作するので、5Vバージョンデバイス10aのレギュレータ12のようなレギュレータは存在しない。
【0005】外部プラス電源が選択可能なチップに対する要求を満たすために、チップの設計はマスタスライス技術を採用する。 チップを設計する際、多くのマスク層からなるマスクセットが作られる。 マスク層はチップを製造する際に用いられるフォトマスクのことを示す。 例えば、米国特許5,489,509に記載されているフォトマスクを用いて半導体装置を製造する方法がある。
マスタスライス技術では、チップの各バージョンを製造するために用いられるマスク層は1つだけを除いてすべて同じとされている。 図1を再び参照すると、5Vバージョンデバイス10aは、VDDをレギュレータ12に向かわせ、調整された電圧を対応する回路に向かわせる配線12aを含む第1の配線層が形成されている。 一方、3.3Vバージョンで10bでは、VDD電圧を直接対応する回路に向かわせる配線12bを含む第2の配線層が形成されることになる。
【0006】
【発明が解決しようとする課題】ところが、このような単純なマスタスライス技術は256MビットDRAMでは同じようには有効でない。 256MビットDRAMのメモリセルで用いられる誘電体は、誘電漏れ特性とメモリセルの安定性とをバランスさせる非常に小さな内部電圧を必要とするのに対して、周辺回路は、速度と消費電力をバランスさせる他の内部電圧を要求する。 さらに、
付加的な電圧レギュレータも必要とされるが、その各々はそれぞれに関し多くの設計上の問題を有している。 例えば、電圧レギュレータに対する外部プラス電源が非常に低い場合、レギュレータが有効な電流出力を供給することは困難である。 また、外部プラス電源が高い場合には、チャージポンプ電圧レギュレータのノードのいくつかが極端に高い電圧に達することがあり、信頼性の問題を引き起こす。 最後の点として、従来の電圧レギュレータは、出力電圧を一定のレベルに維持するように出力電圧を充放電することができない。
【0007】本発明の目的は、多くの異なる外部プラス電圧に対して出力が一定である電圧レギュレータを複数備えた回路およびそのための方法を提供することにある。
【0008】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0010】すなわち、本発明の好適な実施形態においては、マスタスライス技術を採用することにより、電圧レギュレータは2つの異なる範囲の外部プラス電源電圧に適応することができる。 以下、4種類のレギュレータ技術を開示する。 第1の電圧レギュレータの場合、レギュレータの電流供給能力は、外部プラス電源電圧が非常に低い状態下においてもかなり増大されている。 第2のチャージポンプ電圧レギュレータの場合には、レギュレータの任意のノードにおける電圧レベルは予め定められた高電圧レベルを超えることはなく、しかも、外部プラス電源からの電流のほとんどを下げる。 第3の電圧レギュレータは、その出力電圧を充放電して、出力電圧を一定のレベルに維持することができる。 最後に、第4の電圧レギュレータは、誘電漏れを減少させるように最適化されたものである。
【0011】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0012】上述したように、図1aおよび図1bは従来の16Mビットダイナミックランダムアクセスメモリ(DRAM)デバイスの5Vバージョンデバイス10a
および3.3Vバージョンデバイス10bをそれぞれ示すものである。
【0013】図2aおよび図2bを参照すると、参照番号20aおよび20bは本発明の一実施形態のデバイスの3.3Vバージョンおよび2.5Vバージョンをそれぞれ全体として示すものである。 本発明の好適な実施形態では、3.3Vバージョンデバイス20aおよび2.5Vバージョンデバイス20bは256MビットDRAMであるが、本発明はDRAMへの適用に限定されることはなく、異なる内部電源レベルを必要とする外部プラス電源を選択可能な任意の集積回路デバイス、例えば、プログラマブル論理アレイや他のタイプのランダムアクセスメモリ等に関連して適用することができる。 さらに、好適な実施形態において列挙された電圧レベルは例示のためのものであって、本発明を限定するものではない。
【0014】3.3Vバージョンデバイス20aおよび2.
5Vバージョンデバイス20bは外部プラス電源(VD
D)と0V(接地電位)の外部接地電源(VSS)を受け取るが、VDD電圧は3.3Vバージョンデバイス20
aに関しては標準値が3.3V、2.5Vバージョンデバイス20bに関しては標準値が2.5Vであり、VSS電圧は両方のデバイスに関して0V(接地電位)である。 3.
3Vバージョンデバイス20aと2.5Vバージョンデバイス20bはほとんどの部分が同一であり、どちらもそれぞれの周辺回路21a、出力回路21b、およびメモリセルアレイ21cを有している。 さらに、両方のバージョンデバイス20a、20bとも、約2.0Vのアレイ電圧(VARY)をメモリセルアレイ21cに供給する第1の電圧レギュレータ回路22および第2の電圧レギュレータ回路24を有している。 しかし、3.3Vバージョンデバイス20aの場合には、第2の電圧レギュレータ24が約2.5Vの内部電圧(VPERI)を周辺回路21aへ供給している。
【0015】電圧レギュレータ22、24は様々な目的のために用いられる。 まず第1に、メモリセルアレイ2
1cのメモリセルで用いられる薄い(3−4nm)誘電体を動作させるためにVARYは非常に低く、また、安定していなければならない。 VARYをそのように低くすることによりリーク電流特性は最小に保たれ、同時にメモリセルの高い安定性を維持することができる。 第2
の点として、周辺回路21aが含むトランジスタはゲートの厚さ(9−10nm)がメモリセルの誘電体の厚さ(3−4nm)より厚いので、VPERIはVARYより高い電圧をとることが可能である。 周辺回路21aの回路の数は比較的多いが、VPERIを中間の電圧(V
ARY<VPERI<VDD)とすることにより、それら回路による消費電力をそれほど増大させることなく、
周辺回路21aの動作速度を向上させることができる。
出力回路21bはVDD電圧で動作する。 このようにして、出力回路21bの動作速度は増大し、出力信号の電圧レベルは所望の動作レベルとすることができる。 また、出力回路の消費電力はVDDが高い電圧であるために増加するが、出力回路21bの回路数が比較的少ないため、その消費電力は許容できる範囲である。
【0016】一方、2.5Vバージョンデバイス20bの場合には、VDD電圧(2.5V)がVPERI(2.5
V)に等しいので、図2aの第2の電圧レギュレータ2
4は必要ではない。 従って、3.3Vバージョンデバイス20aが、VPERIおよびVARYをそれぞれ供給するための第1および第2の電圧レギュレータ22、24
を用いるように、配線24aを含む第1の配線層を形成するための第1のマスク層(図示せず)を用いてマスタスライス技術を採用する。 第1のマスク層の代わりに配線24bを含む第2の配線層を形成するための第2のマスク層(図示せず)を用いることにより、2.5Vバージョンデバイス20bが、やはりVARYを供給するための第1の電圧レギュレータ22を用いるようにすることができる。 しかし、2.5Vバージョンデバイス20bは第2の電圧レギュレータ24は用いず、外部電源VDD
が直接VPERIとして供給される。
【0017】図3aおよび図3bを参照すると、3.3V
バージョンおよび2.5Vバージョンの両方が、内部電圧VARYおよびVPERIの電圧調整に加えて、これとは別の内部電圧VPP、VBB、VBLRおよびVPL
Tを生成し、用いている。 VPPは3.6Vであってワード線ドライバに用いられ、VBBは−1.0Vで、様々なNMOSトランジスタのバックバイアスとして用いられ、VBLRは1.0Vで、ビット線のプリチャージレベルとして用いられ、VPLTは0.5Vで、メモリセルキャパシタのプレート電圧として用いられる。 内部電圧V
ARY、VPERI、VPP、VBB、VBLR、およびVPLTについては後で詳細に説明する。
【0018】特に、図3aのブロック図を参照すると、
このブロック図は図2aの3.3Vバージョンデバイス2
0aに対応するものであるが、内部電圧VARY、VP
ERI、VPP、VBB、VBLR、およびVPLT
は、様々な電源線および信号線により相互に接続されている6個の電圧レギュレータ26、28、30、32、
34および36により調整される。 中間電圧レギュレータ26は、第1の中間電圧V1および第2の中間電圧V
2を生成し、V1電圧は1.25Vであり、V2電圧は1.
0Vである。 V1はVPERIレギュレータ28に供給され、このレギュレータは図6を参照して詳細に説明されるようにV1の2倍の電圧VPERI=2.5Vを生成する。 VPERIはまた、従来のVBBレギュレータ3
4とVPPレギュレータ32に供給され、これについては図7を参照して詳細に説明する。
【0019】同様に、V2はVARYレギュレータ30
に供給され、このレギュレータは図9を参照して詳細に説明するようにV2の2倍の電圧VARY=2.0Vを生成する。 VARYはまた、VBLRおよびVPLTレギュレータ36に供給され、これについては図12を参照して詳細に説明する。
【0020】図3bのブロック図を参照すると、このブロック図は図2bの2.5Vバージョンデバイス20bに対応するものであり、内部電圧VARY、VPERI、
VPP、VBB、VBLR、およびVPLTが、図3a
を参照して上述したのと同様の方法で生成されるが、V
PERIが直接VDDにより供給される点だけが異なっている。
【0021】図3aおよび図3bの両方を参照すると、
それらの図に示された破線により、この好適な実施形態においてマスタスライス技術がどのように実現されているかが示されている。 マスタスライス技術では、3.3V
バージョン(図3a)と2.5Vバージョン(図3b)を製造するために、同一の金属配線層形成行程のための第1および第2のマスク層(図示せず)のどちらかを必要とする。 3.3Vバージョンのための第1のマスク層は、
第1の配線層を形成するために用いられ、2.5Vバージョンのための第2のマスク層は、第2の配線層を形成するために用いられる。 このようにして、デバイスの目的に対応して、第1のマスク層または第2のマスク層のどちらかを用いる。
【0022】第1のマスク層は、3.3Vバージョン(図3a)で用いられるものであり、外部プラス電源VDD
をVPREIに接続する図3aに破線として示されている配線40を形成せず、レギュレータ26、28、3
0、32、34、36を相互接続する配線42、44を含む第1の配線層を形成するために用いられる。 同様に、第2のマスク層は、2.5Vバージョン(図3b)で用いられるものであり、図3bに破線として示されているVPREIレギュレータ28を接続する配線42および44を形成せず、レギュレータ26、28、30、3
2、34、36を相互接続する配線40を含む第2の配線層を形成するために用いられる。
【0023】図4aを参照すると、3.3Vバージョン(図3a)の3つの内部電圧VPP、VPERIおよびVARYがVDDの関数として示されている。 VDDの第1の通常動作範囲50は3.3V±10%、すなわち約
3.0V〜3.6Vの間にある。 第1の通常動作範囲50において、内部電圧VPP、VPERIおよびVARYはそれぞれ3.6V、2.5Vおよび2.0Vで一定である。 V
DDが4.1V以上の信頼性/バーンイン試験で用いられる第1のストレス範囲52においては、内部電圧VP
P、VPERIおよびVARYはVDD電圧と共に変化し、VPPはVDDに等しく、VPERIはVDD−0.
75Vに等しく、VARYはVDD−1.5Vに等しい。
パワーアップ動作あるいはバッテリバックアップ動作の際に用いられる、VDDが2.2V〜2.7Vの間にある第1の低電圧範囲53においては、VARYはやはり2.0
Vであるが、VPERIはVDDに等しくする。 最後に、やはりパワーアップの際に用いられるVDDが2.2
Vより小さな第2の低電圧範囲54においては、VAR
YおよびVPERIの両方がVDDに等しくする。
【0024】図4bを参照すると、2.5Vバージョン(図3b)の3つの内部電圧VPP、VPERIおよびVARYがVDDの関数として示されている。 VDDの第2の通常動作範囲56は2.5V±10%、すなわち約
2.25V〜2.75Vの間にある。 第2の通常動作範囲5
6の全体にわたって、内部電圧VPPおよびVARYはそれぞれ3.6Vおよび2.0Vで一定であり、3.3Vバージョン(図4a)の場合と同じ電圧である。 しかし、V
PERIはVDD電圧に等しいままである。 VDDが3.
2Vより大きな第2のストレス範囲58においては、V
PPはVDD+0.75Vであり、VPERIはVDD電圧に等しく、VARYはVDD−0.75Vに等しい。 最後に、VDDが2.2Vより小さな第3の低電圧範囲60
においては、VARYおよびVPERIの両方がVDD
電圧に等しい。
【0025】図5を参照すると、256MビットDRA
Mの3.3Vバージョンデバイス20aおよび2.5Vバージョンデバイス20bの単純化された要部回路図において、内部電圧VARY、VPERI、VPP、VBB、
VBLR、およびVPLTの適用が示されている。 アドレス信号(図示せず)は入力ポートINPUTを通過し、アドレスバッファ62に印加される。 アドレスバッファ62はVDDで動作し、他のチップ(図示せず)とインタフェイスを一致させる。 アドレスバッファ62はアドレス信号をアドレスデコーダ64へと駆動する。 アドレスデコーダ64はVPERIで動作するが、それはVPERIが高速度(高電圧)と低消費電力(低電圧)
との間の良好なバランスを提供するからである。 アドレスデコーダ64は、デコーダ信号を、VPPで動作するワード線ドライバ66へ印加する。
【0026】ワード線ドライバ66はワード線WLを駆動し、ワード線WLはメモリセル(ビット)B1を選択する。 ビットB1は、VARY(2.0V)とVSS(0
V)との間にあるビット電圧VSNを蓄えている。 ビット電圧VSNがVARYとなるかもしれないので、ワード線ドライバ66は、VARYにNチャネル金属酸化物半導体(NMOS)トランジスタ68の閾値電圧(図示せず)を足し、さらに、速度および電圧の変化を調節するための付加的な電圧を足したものより十分に高い電圧VPPで動作する。 トランジスタ68はVBBにバイアスされたウェル68Wを有しており、それによりトランジスタ68のリーク電流(図示されていない)および接合容量(図示せず)が減少される。 ビットB1はまた、
キャパシタC1を含んでおり、キャパシタC1のプレートはVPLTに接続されている。 VPLTのレベルはV
ARYとVSSとの間にあり、キャパシタC1のリーク電流を最小にするように最適化されているが、これについては後で図12を参照して詳細に説明する。
【0027】ビットB1はビット電圧VSNをビット線BLに読み出し、そしてセンスアンプ回路69に接続される。 センスアンプ回路69は、ビット線信号電圧を増幅するためのアンプセクション70を備える。 アンプセクション70はセンスアンプオーバードライブ回路71
により、信号線SDNおよびSDPを介して駆動されている。 オーバードライブ回路71は3つのドライブ信号SAP1、SAP2およびSANを受け取り、信号線S
DNをVSSへと駆動し、SDPをVARYあるいはV
DDのどちらかへと選択的に駆動する。 VARYおよびVSSは、ビット線BLに対するそれぞれHighおよびLowの目標電圧である。 センスアンプ増幅動作時に、VDDはビット線BLをSAP1がLowの短い期間だけオーバードライブするために用いられる。 その後SAP1がHighレベル、SAP2がLowレベルになり、ビット線の最終電圧はVARY又はゼロとなる。
センスアンプ回路69はまた、ビット線BLをプリチャージするためのイコライザセクション72を有している。 イコライザセクション72は、ビットB1がワード線WLにより選択される前にビット線BLがVARYとVSSとの中間電圧のVBLRとなるように信号BLE
Qにより制御される。
【0028】増幅されたビット線電圧(図示せず)は、
列選択信号YSにより選択的に出力線I/Oへと接続される。 次いで、出力線I/Oはメインアンプ74を駆動する。 メインアンプ74は、アドレスデコーダ64に関連して先に説明したのと同じ理由で、VPERIで動作する。 最後に、メインアンプ74は出力バッファ76を駆動するが、出力バッファ76は、前述の入力バッファ62に関連して先に説明したのと同じ理由で、VDDで動作する。
【0029】図6を参照すると、3.3Vバージョン(図3a)において参照番号28によって本発明による改善されたVPERIレギュレータが示されている。 VPE
RIレギュレータ28は中間電圧V1(図3a)、VD
DおよびVSSと、ACTV信号およびDETECT1
B信号とを用いている。 ACTV信号は3.3Vバージョンデバイス20a(図2a)が活性状態のときHigh
レベルであり、3.3Vバージョンデバイス20aが待機モードのときにLowレベルである。 ACTV信号は特に言及されない場合にはHighレベルとして説明する。
【0030】図7および図8を参照すると、参照番号8
2より、レベル変換機能付きインバータ回路82(図7)と、DETECT1信号およびDETECT1B信号のVDD外部プラス電源VDDの依存性(図8)が示されている。 DETECT1B信号はレベル変換機能付きインバータ回路82により生成される。 このDETE
CT1B信号は、VPREIレギュレータ回路28(図6)のプルアップPMOSトランジスタ90のゲートに印加される。 レベル変換機能付きインバータ回路82は外部プラス電源(VDD)電圧、外部接地電源(VS
S)電圧の他に負電圧のVBBを利用している。 なお、
VBBは公知のバックバイアス電圧発生回路(図示せず)の出力電圧である。 レベル変換機能付きインバータ回路82はDETECT1信号を入力とし、DETEC
T1B信号を出力とする。 なお、DETECT1信号は電源電圧レベルセンサ回路(図示せず)の出力信号である。 電源電圧レベルセンサ回路は,VDD電圧の所定の電圧を分圧した電圧と一定の基準電圧とを比較する差動アンプ回路で容易に実現できる。 そして、第1の低電圧範囲53(図8)内の最大VDD電圧(VDD=2.7
V)でその分圧電圧が基準電圧と等しくなるように分圧比または基準電圧を設定する。 このことから、外部プラス電源(VDD)電圧が第1の低電圧範囲53内の最大VDD電圧よりも高ければ分圧電圧は基準電圧より高くなる。 VDD電圧が第1の低電圧範囲53の最大VDD
電圧よりも低ければ分圧電圧は基準電圧より低くなる。
この比較結果として、レベル変換機能付きインバータ回路82は差動アンプ回路の出力信号のDETECT1信号をDETECT1B信号に変換する。 つまり、VDD
電圧が通常動作範囲50(図4aまたは図8、3.0〜3.
6V)のとき、DETECT1信号は0V(接地電位)
である。 VDD電圧が第1の低電圧範囲53または第2
の低電圧範囲54(図4aまたは図8、VDD≦2.7
V)にあるとき、DETECT1信号はVDD電圧レベルである。 そして、DETECT1信号が0V(接地電位)のとき、DETECT1B信号はVDD電圧レベルである。 DETECT1信号がVDD電圧レベルのとき、DETECT1B信号はVBBレベルとなる。 このようにDETECT1B信号がVBBレベルという低い電圧レベル(図8)を有することの利益については後に説明する。
【0031】図6を参照すると、VPERIレギュレータ28は差動回路84、分圧回路86および第1および第2のプルアップPチャネル金属酸化物半導体(PMO
S)トランジスタ88および第2のプルアップPMOS
トランジスタ90を有している。 分圧回路86は出力電圧92を生成するが、その電圧はVPERI(通常2.5
V)の2分の1、すなわち1.25Vである。 この半電圧基準法は、トランジスタ88の低VDDでの電流供給能力を増大させるという利益がある。 出力電圧92は差動回路84により中間電圧V1(=1.25Vである(図3
a))と比較される。 VPERIが下降すると出力電圧92も下降し、差動回路84は第1のプルアップPMO
Sトランジスタ88をさらにアクティブとし、第1のP
MOSトランジスタ88はVPERIを2.5Vに向けて回復させる。
【0032】図4aを参照すると、3.3Vバージョンデバイス20a(図2a)が第1の低電圧範囲53および第2の低電圧範囲54の1つにあるとき、DETECT
1B信号の電圧レベルはVBBに等しく、第2のプルアップトランジスタ90もアクティブとされる。 その結果、第2のプルアップトランジスタ90のゲート−ソース間電圧(図示せず)は非常に高くなり、第2のプルアップPMOSトランジスタ90の電流供給能力は高いものとなり得る。 それで、第1の低電圧範囲53および第2の低電圧範囲54のすべてにわたってVPERIはV
DD電圧に等しく、これは第1のプルアップPMOSトランジスタ88と並列な第2のプルアップトランジスタ90の並列加算動作による高電流駆動能力によるものである。
【0033】図6および図7の両方を参照すると、それらの破線により、この好適な実施形態においてマスタスライス技術でどのように実現されているかが示されている。 マスタスライス技術では、3.3Vバージョンのための第1のマスク層(図示せず)は、破線で示される配線を除いた第1の配線層を形成するために用いられる。 また、2.5Vバージョンのための第2のマスク層(図示せず)は、破線で示される配線を含む第2の配線層を形成するために用いられる。
【0034】3.3Vバージョンの場合、VPREIレギュレータ28が中間電圧V1からVPREIを出力できるように第1のマスク層は、破線で示される配線28
a、28b(図6)、および82a(図7)を除いた第1の配線層を形成するために用いられる。 また、2.5V
バージョンの場合、VPREIレギュレータが中間電圧V1からVPREIを出力できないように第2のマスク層は、破線で示される配線28a、28b(図6)および82a(図7)を含む第2の配線層を形成するために用いられる。 その結果、VDD(=2.5V)電圧を出力できるようにする。
【0035】比較的サイズの大きなチップ(図19)におけるVPERIレギュレータ28の性能をさらに向上させるために、チップの周りの様々な位置に多重レギュレータ(図19)が複数配置される。 このようにして、
長いVPERI電源線(図示せず)の配線抵抗によって引き起こされる電圧下降はかなり減少させられる。
【0036】図9を参照すると、参照番号94により従来のVPPレギュレータが示されている。 VPPレギュレータ94は電源電圧96(これはVDDあるいはVP
ERIのどちらかに接続される)と、VPPレベルセンサからの出力電圧VOSCとを用いている。 電圧レギュレータ94は、外部プラス電源VDD電圧96を2倍にすることにより電源電圧96よりも高い電圧VPPを生成する。 電源電圧は、VDDとVSSとの間を振動するVOSCによりポンピングすることにより原理的には2
倍にされる。 VOSCによるポンピングは、3.6Vの定常電圧レベル(VARY(2.0V)+1.6V)に調整するためVPPレベルセンサ98により制御されている。
こうしてVPPは、2倍のVDDレベルまで到達しないもののVPPレベルセンサ98により制約され、十分に強い状態を維持する。
【0037】電源電圧96がVDDに接続される従来のVPPレギュレータの第1の形態の場合、電圧レギュレータ回路94は信頼性の問題が生じる。 これは、VDD
電圧が上昇し4.0Vのとき、内部ノード電圧(図示せず)は8.0V(VDD+VDD)を超えることがあり、
信頼性を保ち続けるためには、従来のVPPレギュレータ94は8.0Vを超える内部ノードを持たないようにしなければならないからである。 電源電圧96がVPER
Iに接続される従来の第2の形態の場合には、VDDが
4.0Vのとき、どの内部ノード電圧も8.0Vを超えることはないが、他の問題が生じる。 例えば、従来のVPP
レギュレータ94は、入力電流に対する出力電流の比(電流効率)が50%である。 すなわち、従来のVPP
レギュレータは、20mAの電源電流を飲み込むごとに10mAの出力電流を供給する。 従って、従来の第2の形態の場合、電圧レギュレータ94はVPERI電圧レギュレータ(図6)において極端に電流を消費し過負荷となってしまう。
【0038】図10を参照すると、参照番号32によって本発明による改善されたVPPレギュレータが示されている。 VPPレギュレータ32は、3.3Vバージョンデバイス20a(図2a)および2.5Vバージョンデバイス20b(図2b)の両方で用いられる。 VPPレギュレータ32は、VDDおよびVPERIの両方と発振器からの出力電圧VOSCとを用いている。 VDDおよびVPERIの両方を用いることにより、VDD電圧が
4.0Vより高い場合にも、ノードN2を含めVPPレギュレータ32のどの内部ノードも8.0Vの電圧を超えることはない。 すなわち、VPERIの低電圧レベルにより、ノードN2の電圧はVDD+VPERI、すなわち
6.5Vに減少されている。 さらに、VPPレギュレータ32はその入力電流−出力電流比がやはり約50%であるものの、VPPレギュレータ32は入力電流(図示せず)の大部分を外部プラス電源VDDから飲み込むように設計されており、それによりVPERIレギュレータ28(図6)における電流の消費は減少される。
【0039】図11を参照すると、参照番号32によって、図10の本発明による改善されたVPPレギュレータが示されている。 VPPレギュレータ32ではVPP
を生成するためにVDDおよびVPERIの両方が用いられている。 VPPレギュレータ32は、複数のNMO
Sトランジスタ99a、99b、99c、99d、99
e、99f、99g、99h、99iと、PMOSトランジスタ100と、複数のコンデンサC2、C3、C
4、C5、C6と、複数のインバータ101a、101
b、101c、101d、101eとを有しており、1
01d、101eを除く各インバータはVDD電圧レベルで動作する。 これらトランジスタおよびインバータは、それらの印加電圧によりグループ分けされる。 VD
D印加はNMOSトランジスタ99b、99c、99d
とインバータ101a、101b、101cである。 一方、VPERI印加はNMOSトランジスタ99eと、
インバータ101d、101eである。 VPPレギュレータ32の動作は、さらに、ノードN1、N2、N3、
N4、N5、N6、N7、N8およびN9における信号を検討することにより説明される。
【0040】図12をも参照すると、ノードN8およびN9における信号の波形は、ノードN7における信号およびVOSCの波形を逆転したものである。 ノードN1
における信号の波形は、99aによりプリチャージされたVPERIをノードN7におけるコンデンサC2へのVDD振幅信号によりポンピングすることにより生成されている。 ノードN2における信号の波形は、99hによりプリチャージされたVPERIをノードN8におけるコンデンサC3へのVDD振幅信号によりポンピングすることにより生成されている。 ノードN5における信号の波形は、VOSCとノードN9、N4およびN6における信号とを組み合わせることにより生成されている。 ノードN3における信号の波形は、99fによりプリチャージされたVPERIをノードN5におけるコンデンサC4への2倍のVPERI振幅の信号によりポンピングすることにより生成されている。 その結果、ノードN2におけるHighレベルはVDD電圧とVPER
I(2.5V)のに和に等しい。 また、N3のHigh電圧は3倍のVPERIである。 99iは整流用トランジスタである。 コンデンサC6は大きなデカップリングコンデンサであって、VPP電圧の変動を防止するのに助けとなっている。
【0041】図11のVPPレギュレータ32の有利な他の点は、ゲート−ソース間電圧が信頼性限界を超えるトランジスタは1つも用いずにVPPレベルが生成されていることである。 また、99b、99c、99d、9
9eと101cは電圧緩和のために工夫した回路である。 上述の実施形態においては、PMOSトランジスタ100の定常的なゲート−ソース間電圧はVPERI
(2.5V)である。 ノードN9がVDD(3.3Vあるいは2.5V)に等しい場合、ノードN5はVPERIの2
倍(5.0V)であり、そのためNMOSトランジスタ9
9bは2.5Vの最大ゲート−ソース間電圧となる。 ノードN3がVPERIの3倍(7.5V)に等しい場合、ノードN2はVPERI+VDD(5.0Vあるいは5.8
V)であり、そのためNMOSトランジスタ99iは2.
5Vの最大ゲート−ソース間電圧となる。 同様に、残りのトランジスタについても、ゲート−ソース間電圧は比較的低いものとなる。
【0042】図13を参照すると、参照番号30によりVARYレギュレータが示されている。 その図に示されているように、VARYレギュレータ30は一連の信号線SDP1、SDP2、SDP3等を駆動しており、これら信号線は、先に、図5を参照して全体としてSDP
として参照され、説明されたものである。 オーバードライブセンスアンプ動作によりVDDも信号線SDPを駆動するので、2つのドライブ信号SAP1およびSAP
2(図5をも参照)により、任意の1時点において2つの電圧VDD電圧およびVARYのどちらが信号線SD
Pを駆動するのかが制御される。
【0043】VARYレギュレータ30は、第1の差動回路102と、分圧器104と、第1および第2のプルアップPMOSトランジスタ106および108を有している点で、図6のVPERIレギュレータ28と類似している。 VARYレギュレータ30はまた、第2の差動回路110と、PMOSトランジスタ112と、プルダウンNMOSトランジスタ114をも有している。 V
ARYレギュレータ30は中間電圧V2(1.0V)と、
ACTV信号と、センスイネーブル信号SAEと、DE
TECT2Bとを受け取る。 DETECT2B信号はプルアップPMOSトランジスタ108のゲートに印加されている。 DETECT2B信号とDETECT2信号の生成方法はDETECT1信号、DETECT1B信号と同様である。 つまり、分圧比または基準電圧の設定により、より低いVDD電圧(VDD=2.2V)でDE
TECT2B信号が変化するように設定する。 VDD電圧が第2の低電圧範囲54(図4a、VDD≦2.2V)
または第3の低電圧範囲60(図4b、VDD≦2.2
V)、DETECT2B信号はVBBレベルになる。
【0044】図14をも参照すると、動作はアクティブ期間116において発生し、この期間はいつもACTV
信号がHighレベルとなることにより決定されている。 この期間116において、VARYが低いときには、VARYレギュレータ30はVPERIレギュレータ28と同様にVARYの本来の電圧に回復させるように機能する。 しかし、VARYが逆に高い場合には、S
AE信号と、第2の差動回路110と、プルダウンNM
OSトランジスタ114が働いてVARYレベルが放電される。 上述のように、VARYおよびVDD電圧の両方がSDP信号線を駆動している。 オーバードライブの期間、信号線SDPはVDD電圧あるいはそれに近いレベルとなり、その後SAP2をLowレベルにすると、
VARYは一時的にVDD電圧に向かって上昇する。 V
ARYレベルを放電して、それを再び2.0Vへと引き下げるために、SAE信号(これはVARYがSDP信号に接続された後にHighレベルとなる)は第2の差動回路110をして、分圧器104の出力と基準電圧V2
とを比較させる。 その結果、第2の差動回路110は、
分圧回路104からの電圧レベルがV2(1.0V)に等しくなるまで、プルダウントランジスタ114をアクティブとするが、これはVARYが2.0Vに等しくなることを意味している。
【0045】図5を再び参照すると、ビットB1はキャパシタC1を有しており、C1のプレートはVPLTに接続され、キャパシタの対向電極がVSS又はVARY
のビット電圧VSNを蓄えている。 図15をも参照すると、VPLTの電圧レベルは従来のようにVSS(0
V)とVARY(2.0V)との中間、すなわち1.0Vに設定されている。 これはSiO 2やSi 3 N 4のような誘電体に関してうまく機能する。 しかし、小さなメモリセルで大きなキャパシタ容量をとるため高誘電体Ta 2
O 5を用いると、そのリーク電流特性は非対称である。
例えば、ビット電圧VSNがVSSに等しい場合、誘電体Ta 2 O 5にはプラスのリーク電流I1が存在し、ビット電圧VSNがVARYに等しい場合にはマイナスのリーク電流I2が存在する。 この従来の形態の場合、リーク電流I1およびI2は非対称であり、すなわち、リーク電流I1はリーク電流I2に比較して不釣合いに大きい。 こうして、リーク電流I1が大きすぎるため、キャパシタC1に蓄えられたデータを失わせてしまうことになる。
【0046】図16を参照すると、本発明により、誘電体Ta 2 O 5のリーク電流がより対称的となるようにV
PLTのレベルが調節されている。 この結果を達成するために、VPLTの電圧レベルは0.5V、すなわち、V
ARYの4分の1というレベルに調節されている。 それにより、ビット電圧VSNがVSSに等しい場合には、
プラスのリーク電流I3が生成され、ビット電圧VSN
がVARYに等しい場合には、マイナスのリーク電流I
4が生成され、これらリーク電流I3、I4はかなり対称的で、どちらも比較的小さいものである。
【0047】図17を参照すると、参照番号36によって本発明による改善されたVBLRおよびVPLTレギュレータが示されている。 VBLRおよびVPLTレギュレータ36は、ビット線プリチャージ電圧VBLRおよびプレート電圧VPLTを生成している。 VBLR
(1.0V)は第1の副回路118aにより生成されるが、その第1の副回路118aはVARY(2.0V)とVSS(0V)との丁度2分の1の電圧を生成するものである。 第1の副回路118aは、例えばSatoet
al. の米国特許4, 839, 865号に記載されているような、半電圧レギュレータであり、消費電流は非常に少ない。 本発明はまた、VBLR(1.0V)とVS
S(0V)との間に結合された第2の副回路118bをも含んでいる。
【0048】図18を参照すると、第2の副回路118
bは所望の電圧レベルVPLT(0.5V)を生成する。
しかし、その回路はVDDパワーアップ時に大きな寄生容量の付いたVPLTをすばやく0Vから引き上げるほど負荷電流供給能力は強力ではない。 VPLTの負荷容量はすべてのメモリセルキャパシタの総和であり、極端に大きいからである。 従って、VDDパワーアップの場合あるいはVDDが第1、第2および第3の低電圧範囲53、54、60(図4a、図4b)の場合には、VP
LTをより電流供給能力の大きなVBLRに接続することにより、回路120を介してVPLTをすばやく引き上げることが可能となる。 そのために回路120内のN
MOSダイオードはVBLRとVPLTのレベル差を作るものである。 VBLRレベルはセンスアンプ回路69
のビット線BL、充放電動作(図5)を介して引き上げられる。 最後に、VDDが時刻t1において通常の動作レベルに到達すると、ディテクタ電圧VUPBがLow
に遷移することによりプルアップ回路120がディスエーブルとされ、第2の副回路118bがトランジスタ1
22を介してVPLTへと接続される。 この時、VBL
RとVPLTは異なった電圧となる。
【0049】図19を参照すると、参照番号123により複数の電圧レギュレータを配置した64Mビットまたは256MビットDRAMのチップ全体図が示されている。 メモリチップ123の中で、ワード線は水平方向、
ビット線は垂直方向としている。 長辺方向に延びる領域127は周辺回路およびボンディングパッド領域であり、短辺方向に延びる領域132はメモリセルアレイ間領域である。 本発明の各種の電圧レギュレータ(VPE
RI、VARY、VPP、VBB、VBLRV、VPL
Tレギュレータ)は周辺回路およびボンディングパッド領域127または、メモリセルアレイ間領域132に配置されるのが好ましい。 なぜなら、電圧レギュレータは回路素子寸法が大きく、またメモリチップ123に対する占有面積が大きいため、メモリセルアレイ128の周辺に配置するのが困難であるからである。 そして、VP
REIレギュレータ、VARYレギュレータのような負荷電流の大きい回路はメモリチップ123中に分散して配置し、負荷電流による電圧の低下を減少させる。
【0050】以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0051】たとえば、ある電圧レギュレータの特徴を他のレギュレータに組み入れてもよく、一方、他の特徴を省いてもよい。 さらに、本発明の趣旨を逸脱することなく、付加的あるいは代替的な素子や他の回路を追加することもできる。 従って、添付の特許請求の範囲は本発明の趣旨と整合する仕方で広く解釈するのは適切である。
【0052】以上の説明では主として本発明者によってなされた発明をその利用分野である半導体回路に適用した場合について説明したが、これに限定されるものではない。
【0053】
【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0054】(1)マスタスライス技術を用いることにより、電圧レギュレータは2つの異なる範囲の外部電圧に適応することができる。
【0055】(2)電圧レギュレータの電流供給能力を非常に低い外部電圧の状態においてかなり増大することができる。
【0056】(3)チャージポンプ電圧レギュレータは、その任意のノードにおける電圧レベルが予め定められた高電圧レベルを超えないようにし、しかも、ほとんど外部電源からの電流を消費するようにすることができる。
【0057】(4)電圧レギュレータの出力電圧を充放電して、出力電圧を一定のレベルに維持することができる。
【0058】(5)電圧レギュレータを、誘電漏れを減少させるように最適化されたものとすることができる。
【図1a】従来の16MビットDRAMの5Vバージョンのブロック図である。
【図1b】従来の16MビットDRAMの3.3Vバージョンのブロック図である。
【図2a】本発明の一実施形態である256MビットD
RAMの3.3Vバージョンのブロック図である。
【図2b】本発明の一実施形態である256MビットD
RAMの2.5Vバージョンのブロック図である。
【図3a】図2aのDRAMで用いられる電圧レギュレータのブロック図である。
【図3b】図2bのDRAMで用いられる電圧レギュレータのブロック図である。
【図4a】図2aのDRAMに対応する動作電圧−内部電圧のグラフである。
【図4b】図2bのDRAMに対応する動作電圧−内部電圧のグラフである。
【図5】本発明の一実施形態である単純化されたDRA
Mの回路図である。
【図6】本発明の一実施形態である第1の電圧レギュレータの回路図である。
【図7】本発明の一実施形態であるインバータ回路の回路図である。
【図8】レベル変換機能付きインバータの入力信号および出力信号の電源電圧の依存性を示す曲線である。
【図9】従来の第2の電圧レギュレータのブロック図である。
【図10】本発明の第2の電圧レギュレータのブロック図である。
【図11】本発明の一実施形態である第2の電圧レギュレータの回路図である。
【図12】図11に示された信号のタイミング図である。
【図13】本発明の一実施形態としての第3の電圧レギュレータを、図5の単純化されたDRAMの幾つかの回路と共に示した回路図である。
【図14】図13に示された信号のタイミング図である。
【図15】従来の第4の電圧レギュレータの電圧−電流グラフであり、そのリーク電流を示すものである。
【図16】本発明の第4の電圧レギュレータの電圧−電流グラフであり、そのリーク電流を示すものである。
【図17】本発明の一実施形態の第4の電圧レギュレータの回路図である。
【図18】図17に示された信号のタイミング図である。
【図19】本発明の一実施形態であるチップ全体を示す図である。
10a 5Vバージョンデバイス 10b 3.3Vバージョンデバイス 12 電圧レギュレータ 12a 配線 12b 配線 13a メモリセルおよび周辺回路 13b 出力回路 20a 3.3Vバージョンデバイス 20b 2.5Vバージョンデバイス 21a 周辺回路 21b 出力回路 21c メモリセルアレイ 22 電圧レギュレータ 24 電圧レギュレータ 24a 配線 24b 配線 26 電圧レギュレータ(中間電圧レギュレータ) 28 電圧レギュレータ(VPERIレギュレータ) 28a 配線 28b 配線 30 電圧レギュレータ(VARYレギュレータ) 32 電圧レギュレータ(VPPレギュレータ) 34 電圧レギュレータ(VBBレギュレータ) 36 電圧レギュレータ(VBLRおよびVPLT
レギュレータ) 40 配線 42 配線 44 配線 50 第1の通常動作範囲 52 第1のストレス範囲 53 第1の低電圧範囲 54 第2の低電圧範囲 56 第2の通常動作範囲 58 第2のストレス範囲 60 第3の低電圧範囲 62 アドレスバッファ 64 アドレスデコーダ 66 ワード線ドライバ 68 MOSトランジスタ 68W ウエル 69 センスアンプ回路 70 アンプアクション 71 センスアンプオーバードライブ回路 72 イコライザ 74 メインアンプ 76 出力バッファ 82 レベル変換機能付きインバータ回路 82a 配線 84 差動回路 86 電圧ドライバ 88 第1のプルアップPMOSトランジスタ 90 第2のプルアップPMOSトランジスタ 92 出力電圧 94 VPPレギュレータ 96 電源電圧 98 VPPレベルセンサ 99a NMOSトランジスタ 99b NMOSトランジスタ 99c NMOSトランジスタ 99d NMOSトランジスタ 99e NMOSトランジスタ 99f NMOSトランジスタ 99g NMOSトランジスタ 99h NMOSトランジスタ 99i NMOSトランジスタ 100 PMOSトランジスタ 101a インバータ 101b インバータ 101c インバータ 101d インバータ 101e インバータ 102 第1の差動回路 104 分圧器 106 第1のプルアップPMOSトランジスタ 108 第2のプルアップPMOSトランジスタ 110 第2の差動回路 112 PMOSトランジスタ 114 プルダウンMOSトランジスタ 116 アクティブ期間 118a 第1の副回路 118b 第2の副回路 120 プルアップ回路 122 トランジスタ 123 メモリチップ 124 メインローデコーダ領域 125 メインワードドライバ領域 126 カラムデコーダ領域 127 周辺回路およびボンディングパッド領域 128 メモリセルアレイ 129 センスアンプ領域 130 サブワードドライバ領域 131 交差領域 132 メモリセルアレイ領域 B1 ビット VSN ビット電圧 BL ビット線 バー/BL ビット線 SDN 信号線 SDP 信号線 SAP1 ドライブ信号 SAP2 ドライブ信号 SAN ドライブ信号 WL ワード線 BLEQ 信号 YS 列選択信号 I/O 入出力線 ACTV 信号 DETECT1B レベル変換機能付きインバータの出力信号 DETECT2B レベル変換機能付きインバータの出力信号 DETECT1 電源電圧レベルセンサ回路の出力信号 ID 電流 VOSC 発振器からの出力電圧 C1 キャパシタ C2 コンデンサ C3 コンデンサ C4 コンデンサ C5 コンデンサ C6 コンデンサ N1 ノード N2 ノード N3 ノード N4 ノード N5 ノード N6 ノード N7 ノード N8 ノード N9 ノード SDP1 信号線 SDP2 信号線 SDP3 信号線 SAE センスイネーブル信号 VSN ビット電圧 I1 プラスのリーク電流 I2 マイナスのリーク電流 I3 プラスのリーク電流 I4 マイナスのリーク電流 VDD 外部プラス電源 VSS 外部接地電源 VARY アレイ電圧 VPERI 内部電圧 VPP 内部電圧 VBB 内部電圧 VBLR 内部電圧 VPLT 内部電圧 V1 第1の中間電圧 V2 第2の中間電圧 INPUT アドレスの入力ポート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8242 (72)発明者 ワー・キット・ロー アメリカ合衆国、テキサス州 75080、リ チャードソン、プレイリー・クリーン・ド クター・ウエスト 2113 (72)発明者 秋葉 武定 アメリカ合衆国、テキサス州 75024、プ ラノ、プレストン・ロード 6900、#3922 (72)発明者 中村 正行 アメリカ合衆国、テキサス州 75024、プ ラノ、プレストン・ロード 6900、#2514 (72)発明者 大鳥 浩 アメリカ合衆国、テキサス州 75024、プ ラノ、プレストン・ロード 6900、#2721
标题 | 发布/更新时间 | 阅读量 |
---|---|---|
平抑充电站直流微网电压波动的虚拟直流电机控制方法 | 2020-05-11 | 31 |
姿势估计方法、装置、设备及存储介质 | 2020-05-12 | 424 |
提高用户在房源虚拟三维空间图中的空间感的方法及系统 | 2020-05-13 | 938 |
嵌入式永磁同步电机的控制方法 | 2020-05-14 | 484 |
一种断路器控制回路可靠性评估方法及装置 | 2020-05-11 | 127 |
用户界面自适应调整方法和装置、工控显示终端 | 2020-05-14 | 694 |
一种加入低通滤波器的逆变器系统及其改进的控制方法 | 2020-05-08 | 365 |
一种过激磁限制和过激磁保护动态配合评估方法 | 2020-05-12 | 651 |
应用于激光切割数控加工的图形切割排序处理方法 | 2020-05-11 | 554 |
一种机电系统PHM技术半物理实时仿真验证平台 | 2020-05-13 | 118 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台,是提供专利分析,专利查询,专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据,免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析,涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度,系统通过AI智能系统对图表进行解读,只需1分钟,一键生成行业专利分析报告。