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主时钟高精度振荡器

申请号 CN201480053299.5 申请日 2014-11-26 公开(公告)号 CN105580277B 公开(公告)日 2019-08-09
申请人 密克罗奇普技术公司; 发明人 菲利普·德沃尔; 加布里埃莱·贝利尼; 帕特里克·贝萨厄泽; 弗朗切斯科·马齐利;
摘要 本 发明 揭示一种时钟 振荡器 ,其包含:高速振荡器,其产生高速时钟 信号 且包括数字修整功能;计数器,其在时钟输入处接收所述高速 时钟信号 ;时基,其具有低漂移且控制所述计数器,其中所述计数器产生参考值与计数器值之间的差;及数字积分器,其接收所述差值且对所述高速振荡器提供修整数据。
权利要求

1.一种时钟振荡器,其包括:
高速振荡器,其产生高速时钟信号且包括数/模转换器,所述数/模转换器提供修整功能;
计数器,其在时钟输入处接收所述高速时钟信号
时基,其具有非常低的漂移且控制所述计数器,其中所述计数器产生参考值与计数器值之间的差值;及
数字积分器,其具有m位输入且接收所述差值,所述差值是整数且包括n位,其中n2.根据权利要求1所述的时钟振荡器,其中所述参考值永久地存储在单次可编程存储器中。
3.根据权利要求1所述的时钟振荡器,其中所述时基是RC时基。
4.根据权利要求1所述的时钟振荡器,其中由所述计数器将所述时基复位。
5.根据权利要求1所述的时钟振荡器,其中所述计数器经配置以在启用输入处接收时基输出。
6.根据权利要求1所述的时钟振荡器,其中所述参考值是所述时基的持续时间的估计。
7.根据权利要求1所述的时钟振荡器,其中所述修整数据指示所述差值及先前周期修整数据。
8.根据权利要求1所述的时钟振荡器,其中所述计数器包括可逆计数器。
9.一种集成电路,其包括:
时基电路,其产生时间参考;
计数器,其接收所述时间参考且经配置以基于沿所述时间参考的持续时间发生的HF时钟脉冲的计数数目与校准数目之间的差而产生误差信号;
数字积分器,其包括k位输入且经配置以基于所述误差信号而产生修整功能,其中所述误差信号包括n位,所述n位馈送到所述数字积分器的所述k位输入,其中n高速振荡器,其可使用所述修整功能控制且经配置以将所述HF时钟脉冲提供到所述计数器。
10.根据权利要求9所述的集成电路,其中所述误差信号是基于沿所述时间参考持续时间发生的HF时钟脉冲的所述计数数目与可编程校准码的数目之间的差。
11.根据权利要求10所述的集成电路,其中所述可编程校准码被存储到单次可编程存储器中。
12.根据权利要求10所述的集成电路,其中所述可编程校准码被存储到非易失性可重写存储器中。
13.根据权利要求9所述的集成电路,其中所述时基电路包括非常低的漂移RC电路。
14.根据权利要求9所述的集成电路,其中通过钟表晶体提供所述时基电路。
15.根据权利要求13所述的集成电路,其中可编程校准码代表由所述非常低的漂移RC电路所提供的所述时间参考的持续时间。
16.根据权利要求15所述的集成电路,其中所述可编程校准码代表32.768KHz钟表晶体的一个周期的持续时间。
17.根据权利要求9所述的集成电路,其中可编程校准码代表晶体的m个周期的持续时间。
18.根据权利要求9所述的集成电路,其中所述时基电路源自任何准确时基。
19.根据权利要求9所述的集成电路,其中所述时间参考是基于非常低的漂移RC电路的输出的单个循环。
20.根据权利要求9所述的集成电路,其中所述时间参考是基于非常低的漂移RC电路的输出的多个循环。
21.根据权利要求9所述的集成电路,其中所述时间参考是基于32.768KHz钟表晶体的单个周期。
22.根据权利要求9所述的集成电路,其中所述时间参考是基于32.768KHz钟表晶体的多个周期。
23.根据权利要求9所述的集成电路,其中所述时间参考是基于任何准确时基的单个周期。
24.根据权利要求9所述的集成电路,其中所述时间参考是基于任何准确时基的多个周期。
25.根据权利要求9所述的集成电路,其中所述时间参考经配置以启用所述计数器。
26.根据权利要求9所述的集成电路,其中误差码大小是受限的。
27.根据权利要求9所述的集成电路,其中n=8且k=11。
28.根据权利要求24所述的集成电路,其中根据位权重施加不同移位。
29.根据权利要求9所述的集成电路,其中所述高速振荡器以最终HF输出频率的倍数操作。
30.一种控制振荡器的方法,其包括:
基于时基而产生时间参考;
提供具有HF振荡器的HF时钟脉冲;
在所述时间参考的持续时间期间对所述HF时钟脉冲计数;基于在所述时间参考的所述持续时间的所述HF时钟脉冲的计数及校准信号而产生n位误差信号;
基于所述n位误差信号而产生修整信号,其中为了产生修整信号以减小调谐时间,只有所述n位误差信号的最高有效位MSB的预定义数目在m位积分器输入处移位,其中n31.根据权利要求30所述的方法,其中所述校准信号是代表所述时间参考的估计误差的单次可编程信号。
32.根据权利要求31所述的方法,其中使用非常低的漂移RC电路产生所述时间参考。
33.根据权利要求32所述的方法,其中使用单个比较器产生所述时间参考,所述单个比较器接收单个循环的所述非常低的漂移RC电路输出作为输入。
34.根据权利要求33所述的方法,其中将所述时间参考输入到用于对所述时间参考的所述持续时间计数的计数器的启用输入。

说明书全文

主时钟高精度振荡器

[0001] 相关申请案的交叉参考
[0002] 本申请案主张2013年11月27日申请的第61/909,632号美国临时专利申请案的优先权,所述专利申请案的全文如本文中所完全陈述般以引用方式并入本文中。

技术领域

[0003] 本发明涉及一种时钟振荡器,特定地说涉及一种主时钟高精度振荡器。

背景技术

[0004] 具有集成振荡器电路且不需要外部组件的集成电路难以以高精度设计。例如,具有内部振荡器的一些电路可在校准之后于过温下实现±1%的精度。然而,当需要更高精度时,需要外部晶体(crystal)或时钟恢复来实现相应精度。
[0005] 例如,控制器局域网总线是最初为车辆设计并允许装置在无主计算机的情况下通信的总线标准。所述标准的增强版被称为具有灵活数据速率的CAN(CANFD)。然而,CANFD标准需要高精度。特定地说,所需精度可为0.4%等级。以此高精度实施此或其它标准/应用的集成装置可能需要外部组件或需要先进电路来实现所需精度。因此,需要一种用于数字系统的改进式时钟振荡器。

发明内容

[0006] 根据各个实施例,提供一种高精度振荡器,例如40MHz振荡器,在供应电压及-40℃到160℃下频率偏差小于0.2%。为此,在数字控制振荡器中,不准确但漂移非常低的时基被用作时间参考。根据各个实施例,不准确时基被用作用于监测非常准确的时钟产生器的伺服环路的参考时基。根据实施例的时钟振荡器包含:高速振荡器,其产生高速时钟信号且包括数字修整功能;计数器,其在时钟输入处接收所述高速时钟信号;时基,其具有低漂移且控制所述计数器,其中所述计数器产生参考值与计数器值之间的差;及数字积分器,其接收所述差值且对所述高速振荡器提供修整数据。
[0007] 在一些实施例中,通过OTP码永久地存储参考值。在一些实施例中,所述时基是RC时基。在一些实施例中,由所述计数器将所述时基复位。在一些实施例中,所述计数器经配置以在启用输入处接收时基输出。在一些实施例中,所述参考值是时基的持续时间的估计。在一些实施例中,所述修整数据指示所述差值及先前周期修整数据。在一些实施例中,所述计数器为可逆计数器。
[0008] 根据实施例的集成电路包含:时基电路,其产生时间参考;计数器,其接收所述时间参考且经配置以基于沿时间参考持续时间发生的HF时钟脉冲的计数数目与校准数目之间的差而产生误差信号;数字积分器,其经配置以基于所述误差信号而产生修整功能;及高速振荡器,其可使用所述修整功能控制且经配置以将HF时钟脉冲提供到所述计数器。
[0009] 在一些实施例中,所述误差信号是基于沿所述时间参考持续时间发生的HF时钟脉冲的数目与可编程校准码的数目之间的差。在一些实施例中,所述可编程校准码被存储到单次可编程存储器(单次可编程校准码)中。在一些实施例中,所述可编程校准码被存储到非易失性可重写存储器中。在一些实施例中,所述时基电路包括低漂移RC电路。在一些实施例中,可通过钟表晶体提供所述时基电路。在一些实施例中,所述可编程校准码代表由所述低漂移RC电路所提供的时基(时间参考)的持续时间。在一些实施例中,所述可编程校准码代表32.768KHz钟表晶体的一个周期的持续时间。在一些实施例中,所述可编程校准码代表低成本晶体的m个周期(对于4MHz晶体来说通常是128个周期)的持续时间。在一些实施例中,所述时间参考是基于所述低漂移RC电路的输出的单个循环。在一些实施例中,所述时间参考是基于所述低漂移RC电路的输出的多个循环。在一些实施例中,所述时间参考是基于32.768KHz钟表晶体的单个周期。在一些实施例中,所述时间参考是基于32.768KHz钟表晶体的多个周期。在一些实施例中,所述时间参考经配置以启用所述计数器。在一些实施例中,误差码大小可受限以节省面积。在一些实施例中,所述误差码的最高有效位(MSB)可在积分器输入处移位以减小调谐时间。在一些实施例中,可根据位权重施加不同移位。在一些实施例中,所述HF振荡器可以多倍的最终HF输出频率操作。
[0010] 根据实施例的方法包含:基于时基而产生时间参考;HF振荡器提供HF时钟;在所述时间参考的持续时间期间对HF时钟脉冲计数;基于所述时间参考的持续时间的HF时钟脉冲计数及校准信号而产生误差信号;基于所述误差信号而产生修整码;及使用所述修整信号控制高速振荡器。
[0011] 在一些实施例中,所述校准信号是代表所述时间参考的估计误差的单次可编程信号。在一些实施例中,使用低漂移RC电路产生所述时间参考。在一些实施例中,使用单个比较器产生所述时间参考,所述单个比较器接收单个循环的所述低漂移RC电路输出作为输入。在一些实施例中,将所述时间参考输入到用于对所述时间参考的持续时间计数的计数器的启用输入。
[0012] 当结合下文描述及附图考虑时,将更好地明白及理解本发明的此类方面及其它方面。然而,应了解,下文描述虽然指示本发明的各个实施例及其众多特定细节,但其是以说明而非限制方式给出。在不脱离本发明的精神的情况下,可作出在本发明的范围内的许多替换、修改、添加及/或重新布置,且本发明包含所有此类替换、修改、添加及/或重新布置。

附图说明

[0013] 随附于本说明书且形成其部分的图式经包含以描绘本发明的特定方面。应注意,图式中说明的特征不一定按比例绘制。通过参考结合附图进行的下文描述,可获得对本发明及其优点的更全面理解,在所述附图中相同参考数字指示相同特征且其中:
[0014] 图1是说明根据实施例的系统的图。
[0015] 图2A及图2B说明实施例的示范性操作。
[0016] 图3A及图3B更详细说明实施例的示范性操作。
[0017] 图4A到图4C说明根据实施例的位移位。
[0018] 图5说明根据实施例的晶体钟表时钟的使用。

具体实施方式

[0019] 参考附图中说明及下文描述中详述的示范性的且因此非限制性的实施例更全面说明本发明及其各种特征及有利细节。然而,应了解,虽然详细描述及特定实例指示优选实施例,但其是以说明而非限制方式给出。可省略已知编程技术、计算机软件硬件、操作平台及协议的描述以免不必要地使本发明的细节难以理解。所属领域技术人员将从本发明明白本发明的基本概念的精神及/或范围内的各种替换、修改、添加及/或重新布置。
[0020] 现参考图式且特别关注图1,展示根据各个实施例的芯片上振荡器的框图。所述芯片上振荡器可具体实施为40MHz内部振荡器且可用于在例如CAN或CANFD的应用中实现5Mbps通信。CANFD标准要求其内部振荡器在-40℃<温度<150℃的操作温度范围及其指定供应电压范围内的精度是±0.4%。然而,应注意,虽然所需精度的此实例可应用于CANFD标准,但是其它参数可应用于其它应用。因此,CANFD需求仅仅经揭示以解释典型应用。
[0021] 在所说明的实施例中,芯片上振荡器100可包括低漂移时基106、计数器/同步单元102、数字积分器108及高速数字振荡器110。计数器102可包含同步单元104或可与同步单元
104通信且高速数字振荡器110可包含数/模转换器(DAC)112或与数/模转换器(DAC)112通信。
[0022] 在所说明的实例中,可具体实施为高频数字控制振荡器(DCO)的高速数字振荡器110产生馈送到计数器/同步单元102的时钟输入的输出信号Fosc。计数器/同步单元102实施由低漂移时基106的输出Tref启用的数字递减器/计数器。如下文将更详细解释,低漂移时基106可实施为具有非常低的漂移的内部低频RC时基。在一些实施例中,本文中将“非常低的漂移”定义为在-40℃到150℃的全操作温度范围及操作电压供应范围内RC时基的+/-
0.2%的最大漂移(变动)。+/-0.2%的此最大允许漂移考虑中心频率的+/-0.2%的校准准确度,从而保证0.4%(0.2%校准+0.2%漂移)的最大总误差。+/-0.2%的此最大允许漂移引发RC时基的20ppm/℃的最大漂移(ppm是百万分率)。可将PIP(多晶-绝缘体-多晶硅)、MIP(金属-绝缘体-多晶硅)或MIM(金属-绝缘体-金属)电容器及如TFR(薄膜电阻器)的高精度电阻器用于建置RC时间常数而实现适当低的漂移。
[0023] 同步单元104提供Tref复位信号以将低漂移时基106复位。用于Tref信号的复位信号可在如图3中所示时基斜坡已消逝时发生且可具有高速数字振荡器110的特定数目个时钟周期的持续时间。所述时钟周期数目应足够大以确保RC时基的全复位,但是在此复位时间期间未发生任何事件且因此复位时基的时间比所需时间长在等待下一校准时间时浪费了时间。因此,在复位RC时基期间所计数的时钟周期的数目不应过大。图3中的实例数目32是应涵盖多数情况的折衷,但可使用其它数目。
[0024] 如下文将更详细解释,计数器102响应于接收自时基106的每一脉冲而开始计数。数字积分器108接收计数值n与参考值n0之间的差ERR(即,ERR=n–n0)并对所述差求积分。
数字积分器108产生控制高速振荡器110的修整码。在一些实施例中,所述修整码是CODE=-1 -1
CODE –ERR,其中CODE 是先前时间周期的值。
[0025] 修整码可通过数/模转换器(DAC)112控制高速振荡器110,数模转换器(DAC)112可设计为高速振荡器110的组成部分。然而,DAC 112也可根据其它实施例在振荡器110外部实施。在操作中,高速数字控制振荡器110经调整以使相关联时钟周期(Thf)的n0倍等于非常低漂移的RC时基106(Tref)的持续时间。换句话说,Tref=n0*Thf。数目n0被存储到通常可为OTP(单次可编程)的非易失性存储器中。然而,也可使用可重写存储器,从而向用户提供在产品使用寿命期间修改校准的能
[0026] 对于每一时基循环,校准值与计数器值之间的误差ERR被传递到数字积分器108,数字积分器108将新数字修整码值提供到高速数字控制振荡器110。
[0027] 优于现有解决方案的极大优点在于从不校准非常低漂移的RC时基106自身。校准RC时基106将需要额外电阻器及/或电容器及校准开关及/或一或多个可编程电流镜的组(此清单非详尽)。开关(及/或可编程电流镜)增加通常是温度依赖性的寄生电阻、电容及泄漏电流。这将增大RC时基的漂移。替代地,在实施例中,只校准n0计数数目以输出正确频率。
[0028] 在供应电压、温度及时效(aging)下,漂移非常低的RC时基106是稳定的,但其原始持续时间不准确且经受过程变动。漂移非常低的RC时基106提供优于供参考的先前RC张弛振荡器的优点,这是因为在张弛振荡器中,所述系统必须比较时基斜坡与参考值两次(每半个周期一次),这使比较器的传播延迟加倍(很难设计出在温度及供应电压下具有稳定传播延迟的比较器)。然而,使用由根据实施例的系统周期性地复位的单个时基允许只具有一次传播延迟,以此所述传播延迟的漂移的变动只发生一次。因此,在实施例的单个时基方法中,归因于比较器的传播延迟的漂移的误差相对地除以2。
[0029] 图2A及图2B说明实施例的优点。更特定地说,图2A说明常规时钟调整/校准系统,而图2B说明根据实施例的系统。
[0030] 如图2A中的202处所示,常规张弛电路产生用以产生时钟输出206的参考波形204。比较器205a、205b分别接收参考ref1及ref2作为输入并且接收张弛电路204的输出。由于每半个输出波形需要比较器,所以可导致相当大的传播延迟。在此情况中,来自传播延迟的频率误差是例如2ns/25ns或8%。实际上,在半个脉冲持续时间中,可包含比较器传播延迟。因此,这不一定成问题,前提是此传播延迟在温度及供应电压范围内完全稳定。遗憾地,通常情况并非如此。因此,传播延迟的任何偏差引发半个周期持续时间的偏差且因此引发频率准确度的偏差。假设比较器205a及205b的传播延迟的0.1ns(100ps)的偏差,这引发0.2ns对全25ns或0.8%的误差。在未将将与其累加的其它误差考虑在内的情况下,这已是最大允许误差的两倍。此外,在温度及供应电压范围内达到比较器205a及205b的100ps最大传播延迟漂移几乎不可能实现。
[0031] 相比之下,如图2B中所示,实施例将单个循环的时基208用作到单个比较器209的输入,单个比较器209提供用于启用计数器210的输出。如上文所述,传播延迟漂移只发生一次,因此其影响被除以二(2)。此外,必须比较此传播延迟漂移与长得多的脉冲持续时间(在当前实例中是32us)。因此,由传播延迟漂移所引发的频率误差显著减小。实施例允许在温度及供应电压范围内的例如1ns最大传播延迟漂移(大于10倍),其更加容易达到。频率漂移现在是1ns/32us或0.003%。对于此实例,由此1ns传播延迟漂移所引发的频率漂移小至根据实施例的方法的1/266。即使在温度及供应电压范围内具有10ns的最大传播延迟漂移,仍将很好地以0.03%误差满足规格。因此,在实施例中,可忽略比较器传播延迟(及延迟漂移)。
[0032] 图3A及图3B更详细展示图1中所示的电路的功能。根据各个实施例,执行环路增益而非RC时基自身的数字调谐。这通过时基修整防止温度准确度降级。调谐RC通常涉及电阻器及开关的矩阵,其可对在高温下的泄漏特别敏感。根据特定实施方案,Tref时基上可存在相位噪声,其将在频谱分析中可见。
[0033] 在300处展示由RC时基106(图1)所产生的斜坡波形时基。如302处所示,所得Tref是波形300的斜坡之间的脉冲。即,Tref的上升沿指示当前Tref窗已消逝(斜坡结束),而下降沿指示下一Tref窗已开始(新斜坡开始)。Tref高的持续时间用于处理误差及将斜坡产生器及HF计数器102两者复位。在304处展示Tref高,被称为Trst。通常,Trst的最长时间需求是将斜坡产生器复位所需的时间。如前文所解释,复位时间必须足够长以确保RC时基的全复位,但是应足够短以防止在所述时基的全复位之后的停滞时间(其中不发生任何事件)。优选地,Trst脉冲还应易于产生。此可通过对高频振荡器110的特定数目个时钟脉冲计数而实现。如上文所述,在所说明的实施例中,良好折衷是对HF振荡器的32个时钟脉冲计数,如
304及306处所示。在其它实施例中,可对不同数目个时钟脉冲计数。
[0034] 在以下段落中,假设数字积分器输出码始终是正数,范围是自0到最大DAC输入码(对于11位DAC是2047,如图1中所示),且高频振荡器110输出范围是线性地从Fmin(码0)到Fmax(码2047)的频率。因此,数字积分器输出码始终是正数;而误差码可为正数或负数(积分器输出码可增大或减小)。
[0035] 在操作中,计数器102在Tref窗打开时(Tref脉冲的下降沿)开始对HF时钟脉冲计数且在Tref窗关闭时(Tref脉冲的上升沿,其指示Tref已消逝)停止计数。就此产生误差信号。ERR信号是HF计数器102的计数结果与校准码n0之间的差(在理想情况下,此ERR信号是-10)。将ERR信号输出到产生经更新的修整码CODE=CODE -ERR的数字积分器108。因此,新修整码是先前周期的码值(CODE-1)减去误差码。将结果输出到DAC 112且将其用于调整Fosc。
接着将新Fosc信号再次提供到计数器,计数器在下一Tref窗打开时再次开始计数。在所说明的实例中,先前频率过高。
[0036] 在所说明的实施例中,产生误差码采用在每一校准窗之前复位接着在校准窗期间对HF时钟脉冲计数的计数器。一旦校准窗关闭,减去校准码n0以提取误差码。用于产生误差码的另一方法是使用在每一校准窗之前以参考码n0预置(而非复位)的可逆计数器。就此而言,可逆计数器在校准窗打开时开始倒数来自HF时钟的时钟脉冲直到校准窗结束或可逆计数器的输出值达到零为止。接着,如果可逆计数器的输出值在校准窗结束之前达到零,那么可逆计数器开始顺数,直到校准窗结束为止。运用此方法,在校准窗结束时可逆计数器的输出处存在的值(计数器结果)等于误差。当校准HF频率时,在校准窗期间发生的HF时钟脉冲的数目等于n0且计数器结果是零。如果HF频率过低,那么在校准窗期间发生的HF时钟脉冲的数目小于n0且计数器结果反映丢失脉冲的数目。认为此结果是负数,这是因为其在倒数阶段期间发生。如果HF频率过高,那么在校准窗期间发生的HF时钟脉冲的数目超过n0且计数器结果反映HF脉冲计数过量。认为此结果是正数,这是因为其在顺数阶段期间发生。因此,校准窗结束时的可逆计数器结果等于误差码的绝对值,而由可逆位给定误差码的极性(顺数=>正数或倒数=>负数)。
[0037] 在任何情况中,一旦调谐HF振荡器,误差码应是(且保持)零。然而,有时误差码变化为+1或-1以抵消与HF振荡器供应电压、温度变化或任何其它漂移起因相关的频率漂移。应注意,将2补码表示法用于误差码暗指当误差码从零(0)变化到负(-1)时,所有位从零切换到一。如果正负号表示用于误差码,那么可避免此情况。在此情况中,只切换两个位,LSB(最低有效位)及正负号位。这最小化由切换所有误差位所引发的噪声。
[0038] 使用可逆计数器实施例可相对较容易地实施得到正负号误差码。倒数如所描述般进行,因为可逆位的值直接提供误差码极性(顺数=>正数/倒数=>负数)。
[0039] 现考虑调谐准确度。如所描述,先前在调谐HF振荡器时误差码是零且此误差可变为+1或-1,此归因于HF振荡器的频率漂移。一个(1)误差计数表示1/n0相对误差。因此,调谐准确度是1/n0(其中n0是校准码)。因此,为了达到0.1%准确度,n0的最小值是1000(一千)。
[0040] 关于数字控制HF振荡器侧:1个LSB(最低有效位)表示(Fmax-Fmin)/2^m的频率阶跃,其中m是DAC分辨率(位计数)。将f0=(Fmax+Fmin)/2定义为中值频率且将Δf=(Fmax-Fmin)定义为频率调谐范围。因此,1个LSB阶跃表示HF频率的Δf/(2^m*f0)相对变化。为了达到0.1%准确度,m的最小值是log2(1000*Δf/f0),其中log2(x)是x的以2为底的对数。作为实例,如果Δf/f0=0.5,那么m应大于9。
[0041] 对于任何闭环系统,存在稳定性准则。在此,调谐环路的稳定性取决于1误差计数相对偏差(1/n0)与HF振荡器频率的1个LSB相对偏差(Δf/(2^m*f0))之间的比率。在理想情况下,1误差计数应表示与1个LSB相同的相对偏差:因此,将在一个校准周期之后调谐所述频率。这意味着n0在理想情况下应等于2^m*f0/Δf。但通常情况并非如此,因此调谐所述频率可需要一个以上校准周期。当HF振荡器频率的1个LSB相对偏差小于1误差计数相对偏差Δf/(2^m*f0)<1/n0时,所述调谐无条件稳定且不具有振荡。此可重写为:当Δf/f0<2^m/n0时,调谐环路无条件稳定且不具有振荡。当1/n0<Δf/(2^m*f0)<2/n0时,调谐环路可变得无条件稳定且具有振荡。当Δf/f0>2*(2^m/n0)时,调谐环路不稳定。
[0042] 此经由实例可容易理解:假设1计数是0.1%且HF振荡器频率的1个LSB相对偏差等于0.5计数(0.05%)。因此,得到Δf/(2^m*f0)=0.5/n0,其小于1/n0。这对应于其中调谐环路无条件稳定的第一种情况。现考虑误差计数是+8,这意味着HF频率是0.8%(8*0.1),高于所需值。这引发DAC码中的-8LSB的校正。所得频率变化因此是-0.4%(-8*0.05%),且在第一校准窗之后频率误差是0.4%(0.8%-0.4%)。因此,在下一校准窗期间所测量的误差将是+4计数,接着+2计数,接着1计数且最终零计数,其指示经调谐的振荡器。在此,频率趋向于其调谐值而不在最终周围振荡。
[0043] 现假设1计数仍是0.1%但HF振荡器频率的1个LSB相对偏差等于1.5计数(0.15%)。现得到Δf/(2^m*f0)=1.5/n0。这对应于其中调谐环路相对稳定的第二种情况。
再次考虑误差计数是+8,这意味着HF频率是0.8%(8*0.1),高于所需值。这引发DAC码中的-
8LSB的校正。所得频率变化现在是-1.2%(-8*0.15%)。这意味着DAC校正超过误差且在第一校准周期之后,HF频率低于所期望值达-0.4%(0.8%-1.2%)。接着,在下一校准窗期间所测量的误差将是-4计数,接着+2计数,接着-1计数且最终零计数。因此在此,频率仍趋向于其调谐值同时在最终值周围振荡。
[0044] 最终,假设1计数仍是0.1%但HF振荡器频率的1个LSB相对偏差等于2计数(0.2%)。现得出Δf/(2^m*f0)=2/n0。这对应于其中调谐环路不稳定的第二种情况。再次考虑误差计数是+8,这意味着HF频率是0.8%(8*0.1),高于所需值。这引发DAC码中的-8LSB的校正。所得频率范围现在是-1.6%(-8*0.2%)。这意味着DAC校正现为两倍误差。因此,在第一校准周期之后,HF频率低于所需值达-0.8%(0.8%-1.6%)。在下一校准窗期间所测量的误差接着将是-8计数,接着+8计数,接着-8计数且HF振荡器在所需值周围的振荡达
0.8%。所述系统变得不稳定。振荡振幅将随大于2计数(Δf/(2^m*f0)>2/n0)的LSB值增大。
[0045] 当HF调谐DAC的1个LSB相对频率偏差等于或小于1/n0(在频率测量中1计数相对误差)时,根据实施例的系统无条件稳定。这可表示为Δf/(2^m*f0)<1/n0或n0<2^mf0/Δf。当HF调谐DAC的1个LSB相对频率偏差大于1/n0时,所述系统变得有条件稳定,但只要HF调谐DAC的1个LSB相对频率偏差保持低于1.5/n0(可表示为Δf/(2^m*f0)<1.5/n0),便保持相当稳定。当n0<1.5*2^mf0/Δf时实现此最后一个条件。
[0046] HF振荡器DAC的小LSB值允许HF频率的微调。然而,其增大用于达到调谐频率的稳定时间。在特定条件下,此稳定时间可通过放大误差码减小。误差码通过位移位可简单地乘以2的幂次方。但放大误差码暗指还虚拟放大计数数目n0且因此修改稳定性条件。如果G是施加于误差码的增益,那么新稳定性条件变为G*n0<1.5*2^mf0/Δf。这可重写为G<1.5*(2^mf0/f)/n0。
[0047] 放大误差码减小稳定时间,但也减小频率调谐的准确度。如果误差码的LSB保持相同且只将增益G施加于MSB(最高有效位),那么可避免此缺点(减小频率调谐的准确度)。就此而言,将使用术语增益自举而非放大。还假设使用正负号码(而非2补码)。
[0048] 为了将简易增益自举施加于MSB,从现在起考虑增益G等于2^m,其中m=1、2、3...(G=2、4、8...)。因此,将增益G施加于MSB可简单地通过位移位实现。增益2将使1个位移位,增益4将使2个位移位,以此类推(图4B及4C)。
[0049] 图4A展示在8位(减小的)误差码施加于11位积分器时的实例应用。在所说明的实例中,最高位权重输入i8到i10未使用且因此设置为0(零),即,通常是接地电压。图4B及4C说明通过位移位的增益自举。
[0050] 为了阐明何为位移位,假设3个LSB(e0到e2)未变化且5个MSB(e3到e7)增益自举的8位误差字。因此,位e0到e2将施加于数字积分器108的输入i0到i2,而对于增益2,位e3到e7将施加于积分器108的输入i4到i8(而非输入i2到i7)且输入i3将设置为0。因此,在积分器
108的输入处位e3到e7移位达1个位以实现增益2(图4B)。为了实现增益4,位e3到e7应移位达2个位,这意味着其连接到积分器108的输入i5到i9,而输入i3及i4设置为0。在多数情况中,增益G将限于2或4。对于增益2,从第四位施加增益G是良好折衷(但其可从其它位施加)。
这意味着三个最低有效位(位0到位2)并非如上文所描述般增益自举(图4B)。当增益G等于4时,可根据位权重施加不同增益自举:在此,良好折衷保持两个LSB(位e0及e1)不变化,两个下一位(位e2及e3)增益自举二(2)且高位增益自举四(4)(图4C)。
[0051] 如前文所述,一旦HF振荡器调谐到正确频率,误差码将是非常小的数值(正数或负数)。因此,误差码只需要数个位来维持HF振荡器调谐。这引发使用具有正负号输出的可逆计数器的另一优点:可逆计数器及误差码两者可具有的位少于积分器结果字。将2补码表示法用于误差码需要相同数目个位用于积分器输出字以及可逆计数器及误差码两者。如果使用减小的误差码,那么积分器的所有未使用输入必须设置成等于为正负号位的误差字的MSB(最高有效位)。
[0052] 因此,使仅数个位用于误差码帮助节省布局面积。其代价是在HF振荡器调谐启动时可需要更长时间(更高数目个校准周期)。更长启动时间可在启动时的HF振荡器初始频率与其调谐值相距较远时发生。在此情况中,误差计数结果为大且其量值可超过误差码的减小数目个位所允许的量值。这引发提供到积分器的误差码的钳位(或饱和)。因此,施加于积分器的误差校正小于原值且可需要若干连续校准周期直到误差字不饱和为止。但是一旦误差码不饱和,减小大小的误差码与全大小误差码之间不再存在任何差别。在多数应用中,启动时此增大的调谐时间并不是问题,因此可使用减小大小(位数目)的误差码。
[0053] 只要满足稳定性需求,上文所描述的增益自举技术应应用于减小大小的误差码以最小化调谐时间。
[0054] 用于使误差码增益自举的另一方式是在2个连续计数窗期间计数。这意味着在双窗周期开始(第一斜坡开始)时将可逆计数器复位。接着,可逆计数器在斜坡产生器复位期间停止(空白)且在第二斜坡开始时再次开启。接着正常处理在第二斜坡结束时发生的误差计数。此技术使误差码的量值加倍。当然,需要将可逆计数器的值预置为等于2*n0。
[0055] 2个连续计数窗期间的计数不帮助减小调谐时间。在多数情况中,计数将增大调谐时间。然而,此技术提供两种显著改进:其使调谐的准确度加倍(因为其使计数数目加倍)及其允许截断时基参考。截断关键元件(例如斜坡产生器或比较器)的时基参考允许抵消1/f噪声及这些的失配效应。这显著增大参考时基的准确度且因此增大高频时钟(40MHz)的总体准确度。
[0056] 在斜坡产生器复位期间截断参考时基防止引发归因于截断过程的非所需误差。
[0057] 2个连续计数窗期间的计数允许施加标准(一阶)截断序列。当施加二阶或更高级截断序列时,可实现参考时基的进一步准确度改进。此序列在文森特·基克普瓦(Vincent Quiquempoix)及飞利浦·德瓦尔(Philippe Deval)的标题为“用于取样数据获取系统的分形序列方案(Fractal sequencing schemes for sampled data acquisition systems)”的第6,909,388 B1号美国专利中予以描述,所述美国专利的全文如本文中所完全陈述般以引用方式并入本文中。应注意,标准(一阶)截断序列需要2个连续计数窗,而二阶序列需要4个连续计数窗。第三级序列将需要8个连续计数窗,以此类推。这意味着计数周期的持续时间及计数数目(因此误差计数增益)对于标准截断序列乘以2,对于二阶截断序列乘以4,对于第三级截断序列乘以8,以此类推。因此,施加高阶分形序列可使误差码增益增大过多且迫使系统退出稳定状态。因此,使用者通常将截断序列限于一阶或二阶。
[0058] 参考第6,909,388 B1号美国专利,标准(一阶)截断序列意味着截断序列是+、-、+、-、+、-...。因此,基本的一阶截断序列是+、-(或-、+)。基本的二阶截断序列是+、-、-、+,而基本的第三级截断序列是+、-、-、+、-、+、+、-,以此类推。
[0059] 应注意,可能通过对具有相反序列的两个(2)连续误差一阶截断序列的误差码计算平均值而模拟二阶序列:使第一截断序列为+、-,同时使第二截断序列为-、+(因此相反序列)。以此,2个连续一阶序列之后的经平均误差值与二阶序列之后的误差值相同。然而,误差码的增益是2而非4。这有助于维持系统的稳定性。
[0060] 相反截断序列的平均值计算技术可应用于更高阶截断序列。
[0061] 位移位技术及截断技术可组合在一起。
[0062] 用于使误差码增益自举及改进调谐分辨率及准确度的第三种方式可以m倍的所需最终时钟频率操作HF振荡器且将HFosc/m提供为最终HF时钟。增益m应为整数。这暗指在Tref周期期间计数的数目乘以m。
[0063] 以m倍的所需最终HF时钟操作HF振荡器提供与将Tref窗持续时间乘以m或累加具有原始持续时间的m个连续Tref周期的计数相同的调谐分辨率及准确度,因此全局地减小调谐时间。然而,对HF振荡器频率做乘法表明其设计的重要性。
[0064] 然而,以两倍(2倍)的所需最终HF时钟操作HF振荡器可为对其中需要HF时钟的50%工作循环的应用的令人关注的解决方案。
[0065] 所描述技术是基于用于调谐HF时钟的漂移非常低的参考时基Tref。以使得HF时钟振荡器的n0个周期的持续时间等于漂移非常低的时间参考的持续时间的方式调谐时钟频率。因此,n0=HFclk/Tref,其中HFclk是所需HF频率。在上文描述中,Tref时基是基于漂移非常低的RC时基。然而,可使用任何低漂移时基,例如晶体或同轴谐振器。RC时基的优点是节省谐振器及用于连接其的2个引脚的成本。40MHz晶体的成本节省可为重要的,因为40MHz晶体并不是非常普遍。然而,32.768KHz晶体(钟表晶体)相对较便宜。其提供约30.5us且接近于上文描述中所使用的典型32us的Tref持续时间。
[0066] 提供自晶体钟表振荡器的32.768KHz时钟通常将是矩形波形,其在30%到70%的范围中具有典型工作循环且明显不同于由所描述的漂移非常低的RC振荡器所提供的Tref信号的波形形状。原样的此时钟信号与上文所描述的系统不兼容。因此,其无法被作为Tref信号原样地施加,而是必须予以塑形。
[0067] 图5说明使来自晶体钟表振荡器的32.768KHz塑形的可行电路。为了提供对所提议的塑形电路的简单理解,只使用正逻辑。钟表振荡器时钟通过第一反相器501施加于D触发器504的复位输入以确保在晶体钟表时钟ck32768的低态期间将D触发器504复位。D触发器504将其D输入设置为数字1(高)电平且通过来自同步电路104的rst信号通过第二反相器
502将其时钟输入驱动。因此,D触发器504的Q输出在来自同步电路104的rst信号的下降沿处切换为1(高)。钟表振荡器时钟也施加于2输入AND505,AND门505使其第二输入由D触发器504的反相Q输出驱动。经由第三反相器503提供D触发器504的反相Q输出。
[0068] 在晶体钟表时钟ck32768的低态(0)期间,如上文所说明般将D触发器504复位:因此,其Q输出是低态(0)且在反相器503之后反相Q输出信号是高态(1)。AND门505的输出处的Tref信号是低态(0),这是因为ck32768信号是低态。接着,在ck32768信号的上升沿处,AND门505的输出处的Tref信号切换为1(高)。此转变启用rst信号。根据先前实施例,在HF时钟的32个时钟周期期间rst信号保持于1(高),接着返回到0(低)。rst信号的此下降沿如上文部分中所说明引发D触发器504的Q输出切换为1(高)且反相器503的输出切换为0(低)。这引发AND门505的输出处的Tref信号也切换为0。因此,由所提议的塑形电路所提供的Tref信号类似于运用低漂移RC时基所实现的Tref信号。
[0069] 所提议的塑形电路未在ck32768时钟信号的下降沿处提供短时脉冲波干扰,因为AND门505的第二输入返回到1(高),在ck32768时钟信号的下降沿之后3个门延迟。
[0070] 应注意,运用图5的所提议塑形电路所实现的Tref信号的持续时间稍小于ck32768时钟信号周期。其等于ck32768时钟信号周期减去复位周期的持续时间(根据一些实施例是32*Thf)。因此,根据一些实施例,n0将等于1189(40MHz/32.768KHz–32)。
[0071] 钟表晶体振荡器需要若干毫秒或数十毫秒来开始振荡,然而其需要在uA(微安)范围中的操作电路用于维持振荡。因此,其可保持始终供电而不显著影响睡眠模式消耗。维持钟表晶体振荡器始终供电暗指其开始时间将只在通电时发生。
[0072] 用于提供准确外部时基的另一方式是使用4MHz晶体。4MHz晶体是普遍的且因此相对较便宜。4MHz频率除以128以提供32us时基。4MHz晶体振荡器的开始时间相当快,因此所述4MHz晶体振荡器可在睡眠模式期间关闭。
[0073] 通常,任何准确时基可用作参考时基。可需要塑形电路以提供适当Tref波形。可使用图5所描绘的塑形电路。
[0074] 虽然本发明已关于其特定实施例进行描述,但是此类实施例仅仅是说明性的而非限制本发明。本文中关于本发明的所说明实施例的描述(包含摘要及发明内容的描述)并非意在详尽本发明或将本发明限于本文中所揭示的精确形式(且特定地说,摘要或发明内容内的任何特定实施例、特征或功能的包含并非意在将本发明的范围限于此实施例、特征或功能)。而是,本描述意在描述说明性实施例、特征或功能以为所属领域一般技术人员理解本发明提供背景,而不将本发明限于任何特别描述的实施例、特征或功能,包含在摘要或发明内容中所描述的任何此类实施例、特征或功能。虽然本文中只出于说明目的而描述本发明的特定实施例及实例,但是如所属领域技术人员将认知及明白,在本发明的精神及范围内的各种等效修改是可行的。如所指示,这些修改可鉴于本发明的所说明实施例的前文描述而作出且包含于本发明的精神及范围内。因此,虽然本发明已在本文中参考其特定实施例进行描述,但是希望在前文发明中作出一系列修改、各种改变及替换,且将明白在一些实例中在不脱离如所陈述的本发明的范围及精神的情况下将采用本发明的实施例的一些特征而不对应地使用其它特征。因此,可作出许多修改以使特定情况或材料适于本发明的实质范围及精神。
[0075] 贯穿本说明书,“一个实施例”、“实施例”或“特定实施例”或类似术语的引用表示结合所述实施例所描述的特定特征、结构或特性包含于至少一个实施例中且不一定存在于所有实施例中。因此,贯穿本说明书,在各处术语“在一个实施例中”、”在实施例中”或“在特定实施例中”或类似术语的相应出现不一定指代同一实施例。此外,任何特定实施例的特定特征、结构或特性可以任何合适方式与一或多个其它实施例组合。应了解,本文中所描述及所说明的实施例的其它变动及修改鉴于本文中的教示是可行的且被视为本发明的精神及范围的部分。
[0076] 在本文描述中,提供众多特定细节(例如组件及/或方法的实例)以提供对本发明的实施例的彻底理解。然而,所属领域技术人员将认知实施例可能在无特定细节中的一或多者的情况下或在使用其它设备、系统、组合件、方法、组件、材料、部件等的情况下实行。在其它例子中,未具体展示或详细描述熟知结构、组件、系统、材料或操作以免使本发明的实施例的方面难以理解。虽然可通过使用特定实施例说明本发明,但是此不是限制且并非限制本发明于任何特定实施例,且所属领域一般技术人员将认知额外实施例可易于理解且是本发明的部分。
[0077] 如本文中所使用,术语“包括(comprises或comprising)”、“包含(includes或including)”、“具有(has或having)”或其任何其它变体意在涵盖非排他性包含。例如,包括一系列元件的过程、产品、对象或设备不一定只限于这些元件,而是可包含未明确列举或非此过程、产品、对象或设备所固有的其它元件。
[0078] 此外,如本文中所使用,除非另有指示,否则术语“或”通常希望表示“及/或”。例如,以下项的任一者满足条件A或B:A是真(或存在)且B是假(或不存在),A是假(或不存在)且B是真(或存在),及A及B两者均是真(或存在)。如本文中所使用,包含以下权利要求书,除非在权利要求书内另有明确指示(即,引用一个“(a或an)”明确只指示单数或复数),否则以一个“(a或an)”(及在先行词基础是“一个(a或an)”时的“所述”)为开头的术语包含此术语的单数及复数两者。此外,如在本文描述中且贯穿以下权利要求书所使用,除非上下文另有明确指示,否则“在...中”的含义包含“在...中”及“在...上”。
[0079] 将明白,图式中所描绘的元件中的一或多者还可以更独立或整合的方式实施,或在特定情况中甚至可移除或表现为不可操作,如根据特定应用其是有用的。此外,除非另有明确注明,否则图式中的任何信号箭头应被视为只是示范性而非限制性。
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