半导体存储装置及其制造方法 |
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申请号 | CN201610643291.5 | 申请日 | 2016-08-08 | 公开(公告)号 | CN106611745B | 公开(公告)日 | 2019-08-16 |
申请人 | 东芝存储器株式会社; | 发明人 | 前川贵史; 中木宽; | ||||
摘要 | 本 发明 涉及一种 半导体 存储装置及其制造方法。实施方式的半导体存储装置包含衬底、第1绝缘膜、积层体及第1柱。所述衬底的上层部分的至少一部分为 导电性 。所述第1绝缘膜设置在所述衬底上的一部分。所述积层体是将导电膜及绝缘膜在第1方向上交替地积层。所述导电膜与所述绝缘膜设置在所述衬底上及所述第1绝缘膜上。所述第1柱在所述第1方向上贯通所述积层体。所述第1柱包含第1下端部及第1延伸部。所述第1下端部配置在所述第1绝缘膜内。所述第1延伸部配置在所述积层体内。 | ||||||
权利要求 | 1.一种半导体存储装置,其特征在于,具备: |
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说明书全文 | 半导体存储装置及其制造方法[0001] [相关申请] [0002] 本申请享有以美国临时专利申请62/246,427号(申请日:2015年10月26日)及美国专利申请15/059,670号(申请日:2016年3月3日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。 技术领域[0003] 实施方式涉及一种半导体存储装置及其制造方法。 背景技术[0004] 提出了一种积层型半导体存储装置,包含半导体柱及积层体,所述积层体包含在半导体柱的周围交替地积层的导电膜及绝缘膜。发明内容 [0005] 本发明的实施方式提供一种能够提高可靠性之半导体存储装置及其制造方法。 [0006] 实施方式的半导体存储装置包含衬底、第1绝缘膜、积层体及第1柱。所述衬底的上层部分的至少一部分为导电性。所述第1绝缘膜设置在所述衬底上的一部分。所述积层体是将导电膜及绝缘膜在第1方向上交替地积层。所述导电膜与所述绝缘膜设置在所述衬底上及所述第1绝缘膜上。所述第1柱在所述第1方向上贯通所述积层体。所述第1柱包含第1下端部及第1延伸部。所述第1下端部配置在所述第1绝缘膜内。所述第1延伸部配置在所述积层体内。附图说明 [0007] 图1是例示第1实施方式的半导体存储装置的示意性立体图。 [0008] 图2是图1所示的D1-D2线上的示意性剖视图。 [0009] 图3是图1所示的E1-E2线上的示意性剖视图。 [0010] 图4是图1所示的F1-F2线上的示意性剖视图。 [0011] 图5A及图5B是例示第1实施方式的半导体存储装置的一部分的示意性剖视图。 [0012] 图6A~图15是例示第1实施方式的半导体存储装置的制造方法的示意性剖视图。 [0013] 图16A及图16B是例示第2实施方式的半导体存储装置的示意性剖视图。 [0014] 图17是例示接触件与第1柱PI接触的情况下的半导体存储装置的示意性剖视图。 具体实施方式[0015] 以下,一边参照附图,一边对本发明的实施方式进行说明。 [0016] (第1实施方式) [0017] 图1是例示第1实施方式的半导体存储装置的示意性立体图。 [0018] 如图1所示,在第1实施方式的半导体存储装置110中设置多个第2柱SP。 [0019] 将多个第2柱SP的延伸方向设为“第1方向Dr1”。将与第1方向Dr1交叉的方向设为“第2方向Dr2”。将与第1方向Dr1及第2方向Dr2交叉的方向设为“第3方向Dr3”。将“第1方向Dr1”例如设为“Z方向”。将与Z方向正交的方向设为“X方向”。将与Z方向及X方向正交的方向设为“Y方向”。 [0021] 在半导体存储装置110的例子中,设置着衬底10。衬底10包含p型部分10p、设置在p型部分10p上的n型阱10n及设置在n型阱10n上的p型阱11E。衬底10的上层部分的至少一部分具有导电性。此外,也可设置导电膜来代替p型阱11E。 [0022] 在衬底10上设置着积层体20。在积层体20与衬底10之间设置着绝缘膜52。积层体20是将导电膜21E及绝缘膜22在Z方向上交替地积层。积层体20具有第2区域R2及配置在第2区域R2的Y方向侧的第1区域R1。积层体20中配置在第1区域R1的部分的形状为阶梯状。下层的导电膜21E的第1区域R1中沿Y方向的长度比上层的导电膜21E的第1区域R1中沿Y方向的长度大。在第1区域R1,设置着在Z方向上贯通第1区域R1的第1柱PI。在第2区域R2,设置着在Z方向上贯通第2区域R2的第2柱SP。在第1区域R1并未设置第2柱SP。在第2区域R2并未设置第1柱PI。 [0023] 在该例中,将积层体20的最下层的导电膜21E称为源极侧选择栅极电极SGS。将积层体20的最上层的导电膜21E称为漏极侧选择栅极电极SGD。将漏极侧选择栅极电极SGD与源极侧选择栅极电极SGS之间的导电膜21E称为字线WL。包含最下层的导电膜21E在内设置着多层源极侧选择栅极电极SGS。包含最上层的导电膜21E在内设置着多层漏极侧选择栅极电极SGD。 [0024] 在第2柱SP上设置着位线BL。位线BL沿X方向延伸。在第2柱SP与位线BL之间,设置着沿Z方向延伸的接触件65。位线BL与第2柱SP经由接触件65而电连接。 [0025] 在衬底10上设置着源极电极31E。源极电极31E沿Y方向及Z方向扩展。在源极电极31E上设置着配线61L。配线61L沿X方向延伸。在源极电极31E与配线61L之间,设置着沿Z方向延伸的接触件(未图示)。配线61L与源极电极31E经由接触件而电连接。 [0026] 在源极侧选择栅极电极SGS的Y方向的端部EY上设置着接触件62。接触件62沿Z方向延伸。在接触件62上设置着配线62L。配线62L沿Y方向延伸。配线62L与源极侧选择栅极电极SGS经由接触件62而电连接。 [0027] 在漏极侧选择栅极电极SGD的Y方向的端部EY上设置着接触件63。接触件63沿Z方向延伸。在接触件63上设置着配线63L。配线63L沿Y方向延伸。配线63L与漏极侧选择栅极电极SGD经由接触件63而电连接。 [0028] 在字线WL的Y方向的端部EY上设置着接触件64。接触件64沿Z方向延伸。在接触件64上设置着配线64L。配线64L沿Y方向延伸。配线64L与字线WL经由接触件64而电连接。 [0029] 图2是图1所示的D1-D2线上的示意性剖视图。 [0030] 图3是图1所示的E1-E2线上的示意性剖视图。 [0031] 图4是图1所示的F1-F2线上的示意性剖视图。图4是包含第2柱SP在内的示意性XZ剖视图。其中,图4表示积层体20以下的部分。 [0032] 如图2~图4所示,在衬底10的一部分设置着STI(Shallow Trench Isolation,浅沟槽隔离膜)(绝缘膜12)。绝缘膜12与衬底10接触。第1柱PI的第1下端部Ep1配置在绝缘膜12内。第1柱PI的除第1下端部Ep1以外的部分即第1延伸部T1配置在积层体20内。第1柱PI的第1下端部Ep1未到达绝缘膜12的底部。因此,第1下端部Ep1并不与衬底10电连接。 [0033] 第2柱SP的第2下端部Ep2配置在衬底10内。第2柱SP的除第2下端部Ep2以外的部分即第2延伸部T2配置在积层体20内。第2下端部Ep2与衬底10接触,且与衬底10电连接。第2绝缘膜12并未设置在第2柱SP的第2下端部Ep2的周围。 [0034] 在积层体20与第2柱SP之间,设置着第1存储膜40。在积层体20与第1柱PI之间,设置着第2存储膜40p。 [0035] 第1下端部Ep1的沿Z方向的第1长度L1比第2下端部Ep2的沿Z方向的第2长度L2长。例如,第1长度L1为第2长度L2的10倍以上。另外,绝缘膜12的沿Z方向的第3长度L3比第2长度L2长。 [0036] 第1柱PI包含芯部71p、导电膜72p及导电膜73p。芯部71p包含沿Z方向延伸的芯部71ap及芯部71bp。在第1柱PI的中心,设置着沿Z方向延伸的芯部71p。在芯部71p的周围设置着导电膜72p。在导电膜72p的周围设置着导电膜73p。 [0037] 第2柱SP包含芯部71、导电膜72及导电膜73。芯部71包含沿Z方向延伸的芯部71a及芯部71b。在芯部71的周围设置着导电膜72。在导电膜72的周围设置着导电膜73。 [0038] 在积层体20上设置着绝缘膜57。在绝缘膜57与积层体20之间设置着绝缘膜56。在绝缘膜56与积层体20之间设置着绝缘膜55。在绝缘膜55与积层体20之间设置着绝缘膜54。在绝缘膜54与积层体20之间设置着绝缘膜53。 [0039] 在第1柱PI之上设置着绝缘膜54。在第1柱PI的周围,设置着绝缘膜(绝缘膜12、第2内侧绝缘膜41p、第2外侧绝缘膜43p、绝缘膜54)。因此,第1柱PI与衬底10及导电膜21E电分离。 [0040] 如图3及图4所示,如上所述,在衬底10上设置着沿着YZ平面的源极电极31E。源极电极31E的第3下端部Ep3配置在衬底10内。源极电极31E的除第3下端部Ep3以外的部分即第3延伸部T3配置在积层体20内。第3下端部Ep3与衬底10电连接。 [0041] 源极电极31E包含导电膜32、障壁金属膜33及绝缘膜34。导电膜32包含导电膜32a及导电膜32b。在源极电极31E的中央设置着导电膜32。在导电膜32与积层体20之间设置着障壁金属膜33。在障壁金属膜33与积层体20之间设置着绝缘膜34。 [0042] 图5A及图5B是例示第1实施方式的半导体存储装置的一部分的示意性剖视图。 [0043] 图5A是例示图2所示的部分B的示意性剖视图。 [0044] 图5B是例示图2所示的部分C的示意性剖视图。 [0045] 如图5A所示,在图2的部分B,在第2柱SP与积层体20之间设置着第1外侧绝缘膜43。第1外侧绝缘膜43例如为阻挡绝缘膜。在第1外侧绝缘膜43与第2柱SP之间设置着第1中间膜 42。第1中间膜42例如为电荷蓄积膜。在第1中间膜42与第2柱SP之间设置着第1内侧绝缘膜 41。第1内侧绝缘膜41例如为隧道绝缘膜。第1内侧绝缘膜41、第1中间膜42及第1外侧绝缘膜 43包含在第1存储膜40。 [0046] 阻挡绝缘膜是即便在半导体存储装置的驱动电压的范围内施加电压,实质上也不会流动电流的膜。电荷蓄积膜是具有蓄积电荷的能力的膜。隧道绝缘膜是通常为绝缘性,但如果施加处于半导体存储装置的驱动电压的范围内的特定电压,那么会流动隧道电流的膜。 [0047] 如图5B所示,在图2的部分C,在第1柱PI与积层体20之间设置着第2外侧绝缘膜43p。在第2外侧绝缘膜43p与柱PI之间设置着第2中间膜42p。在第2中间膜42p与第1柱PI之间设置着第2内侧绝缘膜41p。第2内侧绝缘膜41p、第2中间膜42p及第2外侧绝缘膜43p包含在第2存储膜40p。 [0048] 以下,表示各部的材料的1例。 [0049] 衬底10例如含有硅(Si)。导电膜21E、配线61L~配线64L、接触件61~接触件65、位线BL及源极电极31E中的任一个例如含有钨(W)。绝缘膜12、绝缘膜22及绝缘膜51~绝缘膜57中的任一个例如含有硅氧化物(SiO2)。 [0050] 芯部71a及芯部71ap例如含有添加了磷(P)的硅(Si)。芯部71b及芯部71bp例如含有硅氧化物。导电膜72、导电膜73、导电膜72p及导电膜73p例如含有硅。 [0051] 第1内侧绝缘膜41、第1外侧绝缘膜43、第2内侧绝缘膜41p及第2外侧绝缘膜43p例如含有硅氧化物、硅氮化物(SiN)、氧化金属物等。 [0052] 也就是说,第2柱SP内的构造与第1柱PI内的构造及材料可相同。即,第2柱SP内的芯部71、导电膜72、导电膜73及第1存储膜40的构造与第1柱PI内的芯部71p、导电膜72p、导电膜73p及第2存储膜40p的构造可相同。 [0053] 此外,构成第1柱PI的材料与构成第2柱SP的材料也可不同。 [0055] 对第1实施方式的半导体存储装置的制造方法的例子进行说明。 [0056] 图6A~图15是例示第1实施方式的半导体存储装置的制造方法的示意性剖视图。 [0057] 图6A~图12是图1所示的D1-D2线上的示意性剖视图。 [0058] 如图6A所示,在p型部分10p形成n型阱10n。在n型阱10n上形成p型阱11E。阱例如通过离子注入法而形成。 [0059] 对p型阱11E进行蚀刻。在p型阱11E的一部分形成沟槽91。在沟槽91内,例如沉积硅氧化物而形成绝缘膜12。 [0060] 如图6B所示,在p型阱11E上及绝缘膜12上,例如沉积硅氧化物而形成绝缘膜52。在绝缘膜52上,例如通过CVD(Chemical Vapor Deposition,化学气相沉积)法积层绝缘膜22及填充膜21a而形成积层体20a。绝缘膜22例如含有硅氧化物。填充膜21a例如含有硅氮化物。 [0061] 如图7所示,积层体20a的第1区域R1被蚀刻加工成阶梯状。在积层体20a上,例如沉积硅氧化物而形成绝缘膜53。积层体20a及绝缘膜53通过CMP(ChemicalMechanical Polishing,化学机械研磨)而平坦化。通过使用光刻法及各向异性蚀刻而形成第1孔81及第2孔82。第1孔81在Z方向上贯通积层体20a且到达p型阱11E。第2孔82在Z方向上贯通绝缘膜 53及积层体20a且到达绝缘膜12。 [0062] 该各向异性蚀刻是在硅氧化物(SiO2)的蚀刻速度高于硅(Si)的蚀刻速度的条件,例如成为硅的蚀刻速度的约10倍的条件下进行。衬底10(p型阱11E)例如含有硅。绝缘膜12例如含有硅氧化物。因此,绝缘膜12的挖入量(被去除的量)变得比p型阱11E的挖入量(被去除的量)多。因此,在p型阱11E内,第2孔82的沿Z方向的长度L11变得比第1孔81的沿Z方向的长度L12长。 [0063] 如图8所示,在积层体20a、孔81内及孔82内,依序形成外侧基底绝缘膜43ba、中间基底膜42ba及内侧基底绝缘膜41ba,而形成存储器基底膜40ba。在存储器基底膜40ba形成半导体基底膜73ba。 [0064] 如图9所示,例如进行各向异性蚀刻,形成贯通孔81内的半导体基底膜73ba的底部及存储器基底膜40ba的底部而到达p型阱11E的孔83。形成贯通孔82内的半导体基底膜73ba的底部及存储器基底膜40ba的底部而到达绝缘膜12的孔84。 [0065] 如图10所示,在孔83及孔84内形成半导体基底膜72ba。在半导体基底膜72ba上沉积绝缘材料,埋入孔83及孔84而形成芯部基底71ba1。 [0066] 如图11所示,对芯部基底71ba1进行回蚀而去除一部分。由此,形成孔85及孔86。将残留在孔83内的芯部基底71ba1称为芯部71b。将残留在孔84内的芯部基底71ba1称为芯部71bp。埋入孔85内及孔86内而形成芯部基底71ba2。 [0067] 如图12所示,例如通过RIE(Reactive Ion Etching,反应性离子蚀刻)而进行蚀刻。由此,形成第1柱PI及第2柱SP。在p型阱11E内,第1柱PI形成得比第2柱SP深。即,配置在p型阱11E内的第1柱PI的第1下端部Ep1的沿Z方向的长度L1比第2柱SP的第2下端部Ep2的沿Z方向的长度L2长。第1柱PI成为后续步骤中进行的去除填充膜21a时的柱,抑制构造崩塌。 [0068] 图13~图15是图1所示的E1-E2线上的示意性剖视图。 [0069] 如图13所示,对积层体20a及绝缘膜53进行蚀刻。由此,形成在Z方向上贯通绝缘膜53及积层体20且沿Y方向延伸的狭缝ST。 [0070] 如图14所示,经由狭缝ST去除填充膜21a。例如通过使用磷酸溶液(H3PO4)的湿式蚀刻去除填充膜21a。通过去除填充膜21a,于在Z方向上分离的绝缘膜22之间产生空间。在这种情况下,柱PI成为绝缘膜22的支柱。即,第1柱PI成为连接多个绝缘膜22与衬底10的柱,抑制构造崩塌。在p型阱11E内,第1柱PI例如形成得比第2柱SP深。第1柱PI的柱的强度高,例如相对于与Z方向交叉的方向的力,构造不易变形。 [0071] 如图15所示,在去除填充膜21a后的空间,经由狭缝ST例如沉积钨而形成导电膜21E。在狭缝ST的沿YZ面的内表面形成绝缘膜34。在绝缘膜34上形成障壁金属膜33。在狭缝ST内形成导电膜32b。对导电膜32b进行回蚀。在狭缝ST内且导电膜32b上,形成导电膜32a。 [0072] 在第1实施方式的半导体存储装置的制造方法中,如图14所示,在去除填充膜21a之后,于在Z方向上分离的绝缘膜22之间产生空间。在这种情况下,第1柱PI成为绝缘膜22的支柱。另外,如图2所示,在p型阱11E内,第1柱PI进入得比第2柱SP深。由此,第1柱PI的柱的强度高,例如在从与Z方向交叉的方向施加力的情况下,能够维持绝缘膜22的形状。 [0073] 由此,可提供一种能够提高可靠性的半导体存储装置及其制造方法。 [0074] 在第1实施方式的半导体存储装置的制造方法中,第1柱PI的形成是伴随第2柱SP的形成而进行(参照图7~图12)。因此,无需追加制作第1柱PI的步骤。由此,能够削减半导体存储装置110的制造步骤。 [0075] (第2实施方式) [0076] 图16A及图16B是例示第2实施方式的半导体存储装置的示意性剖视图。 [0077] 图16A相当于图1所示的E1-E2线上的示意性剖视图。 [0078] 图16B相当于图1所示的F1-F2线上的示意性剖视图。 [0079] 图17是例示接触件与第1柱PI接触的情况下的半导体存储装置的示意性剖视图。 [0080] 如图16A所示,在第2实施方式的半导体存储装置120中,第1柱PI到达衬底10。即,第1柱PI到达STI的底部。第1柱PI具有与衬底10接触的第1柱第1面PIf1。第2柱SP具有与衬底10接触的第2柱第1面SPf1。 [0081] 在第2实施方式的半导体存储装置120中,第1柱第1面PIf1到源极侧选择栅极电极SGS之间的第4长度L4比第2柱第1面SPf1到源极侧选择栅极电极SGS之间的第5长度L5长。 [0082] 图17是表示第2实施方式的比较例的图。如图17所示,接触件64与第1柱PI有可能接触。例如,有可能因曝光的对准精度低、或者应力引起的应变或接触件的形状为弧状弯曲形状等,而导致接触件64与第1柱PI接触。 [0083] 在这种情况下,从接触部分经由第1柱PI朝衬底10流动漏电流。因为漏电流,无法向字线(导电膜21E)施加电压,有可能无法进行单元的动作(写入或读入)。 [0084] 因此,在第2实施方式的半导体存储装置120中,在第1柱PI的下部具备外延硅柱(第4下端部Ep4)。外延硅柱配置在比源极侧选择栅极电极SGS更靠下方。在此,外延硅柱使用杂质少的所谓的非掺杂硅。也就是说,第1柱PI经由电性高电阻的外延硅柱电连接在衬底10。 [0085] 即,第1柱PI与衬底10之间的电阻变高,在接触件64与第1柱PI接触的情况下(参照图17),能够抑制从接触件64经由第1柱PI朝向衬底10的漏电流。结果可提供一种能够提高可靠性的半导体存储装置。 [0086] 根据实施方式,可提供一种能够提高可靠性的半导体存储装置及其制造方法。 [0087] 虽然对本发明的若干实施方式进行了说明,但这些实施方式是作为例子而提出的,并非意在限定发明的范围。这些新颖的实施方式能够以其他各种方式加以实施,可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内,并且包含在权利要求书所记载的发明及其均等的范围内。 |