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动态随机存取存储器
申请号	CN201611204889.0	申请日	2016-12-23	公开(公告)号	CN108242251B	公开(公告)日	2019-08-16
申请人	联华电子股份有限公司; 福建省晋华集成电路有限公司;			发明人	永井享浩;
摘要	动态随机存取存储器，具有主存储器胞阵列以及冗余元件单元。冗余元件单元包含多个熔丝与锁存区域。多个熔丝被规划成有第一熔丝部分与第二熔丝部分，其中所述第一熔丝部分用以存储所述主存储器胞阵列中之故障存储器胞的地址信息以及所述第二熔丝部分当作多个电容器。锁存区域包含多个锁存器，用以存储在所述第一熔丝部分中所存储的所述故障存储器胞的所述地址信息，其中所述第二熔丝部分的所述多个电容器分别耦接到所述多个锁存器，以提供电容值给每一个所述锁存器的输出/输入(I/O)端点。
权利要求	1.一种动态随机存取存储器，包含:主存储器胞阵列以及冗余元件单元，其中所述冗余元件单元包含: 多个熔丝，被规划成有第一熔丝部分与第二熔丝部分，其中所述第一熔丝部分用以存储所述主存储器胞阵列中之故障存储器胞的地址信息以及所述第二熔丝部分当作多个电容器；以及锁存区域，包含多个锁存器，用以存储在所述第一熔丝部分中所存储的所述故障存储器胞的所述地址信息，其中所述第二熔丝部分的所述多个电容器分别耦接到所述多个锁存器，以提供电容值给每一个所述锁存器的输出/输入(I/O)端点。 2.如权利要求1所述的动态随机存取存储器，其中所述冗余元件单元提供附加的多个行冗余存储器胞与多个列冗余存储器胞给所述主存储器胞阵列。 3.如权利要求1所述的动态随机存取存储器，还包含解码器与熔丝驱动器，其中所述熔丝驱动器用以将所述地址信息传送给所述锁存区域，以及所述解码器用以启动所述冗余元件单元中对应所述地址信息的冗余存储器胞。 4.如权利要求3所述的动态随机存取存储器，其中所述第二熔丝部分的所述多个电容器的半导体结构，是分别重叠于所述熔丝驱动器的上方。 5.如权利要求3所述的动态随机存取存储器，其中所述熔丝驱动器是金属氧化物半导体场效晶体管(MOSFET)。 6.如权利要求1所述的动态随机存取存储器，其中所述多个熔丝被配置成多个熔丝单元，每一个所述熔丝单元包含多个所述熔丝，所述多个熔丝单元之间有分离距离，所述分离距离是二个或是三个所述熔丝的尺寸。 7.如权利要求1所述的动态随机存取存储器，其中所述多个电容器的每一个是耦接于所述多个锁存器中对应一个所述锁存器的所述输出/输入端点。 8.如权利要求7所述的动态随机存取存储器，其中所述多个锁存器包括单端锁存电路的结构，所述单端锁存电路有单一个输出/输入端点向外连接。 9.如权利要求7所述的动态随机存取存储器，其中所述第二熔丝部分包含多个第一电容器与多个第二电容器，所述多个锁存器的每一个是双端锁存电路的结构，其中所述多个第一电容器的每一个是分别连接到每一个所述锁存器的第一输出/输入端点，所述多个第二电容器的每一个是分别连接到每一个所述锁存器的第二输出/输入端点。 10.如权利要求9所述的动态随机存取存储器，其中所述第一输出/输入端点是连接到所述动态随机存取存储器的位线以及所述第二输出/输入端点是连接到所述动态随机存取存储器的反位线。 11.如权利要求1所述的动态随机存取存储器，其中所述多个锁存器是电流镜类型的电路，高电阻类型的电路，或是薄膜晶体管类型的电路。
说明书全文	动态随机存取存储器技术领域 [0001] 本发明涉及半导体技术。更明确地说，本发明涉及动态随机存取存储器。背景技术 [0002] 动态随机存取存储器是很普遍的存储器，例如是在智慧型电子装置上的应用，其有利于快速进行所要处理的动作。而由于例如智慧型电子装置的功能愈来越强大，其所需要的动态随机存取存储器的容量就随着增加，再加上尺寸缩小化的趋势，存储器胞的密度也因此增加。 [0003] 在如此的要求下，对于动态随机存取存储器的制造，其难于达到存储器胞阵列中的每一个存储器胞都没有损坏，也因此，动态随机存取存储器除了主存储器胞阵列还会有冗余元件单元。动态随机存取存储器制造完成后需要对主存储器胞阵列的每一个存储器胞进行测试，其中损坏的存储器胞会由冗余元件单元中的冗余存储器胞来取代。 [0004] 冗余元件单元包含多个冗余存储器胞以及其它要取代损坏的存储器胞的冗余电路等。冗余电路一般会包含锁存元件，但是其锁存的数据，也可能会有错误。 [0005] 因此，如何能降低锁存的数据，且不需要大幅度改变动态随机存取存储器的设计结构，是技术研发中所需要的考虑因素。发明内容 [0006] 本发明提供一种动态随机存取存储器，具有主存储器胞阵列以及冗余元件单元。冗余元件单元包含多个熔丝与锁存区域。多个熔丝被规划成有第一熔丝部分与第二熔丝部分，其中所述第一熔丝部分用以存储所述主存储器胞阵列中之故障存储器胞的地址信息以及所述第二熔丝部分当作多个电容器。锁存区域包含多个锁存器，用以存储在所述第一熔丝部分中所存储的所述故障存储器胞的所述地址信息，其中所述第二熔丝部分的所述多个电容器分别耦接到所述多个锁存器，以提供电容值给每一个所述锁存器的输出/输入(I/O)端点。 [0007] 在一实施例，如所述的动态随机存取存储器，所述冗余元件单元提供附加的多个存储器胞行与多个存储器胞列给所述主存储器胞阵列。 [0008] 在一实施例，如所述的动态随机存取存储器，其还包含解码器与熔丝驱动器，其中所述熔丝驱动器用以将所述地址信息传送给所述锁存区域，以及所述解码器用以启动所述冗余元件单元中对应所述地址信息的冗余存储器胞。 [0009] 在一实施例，如所述的动态随机存取存储器，所述第二熔丝部分的所述多个电容器的半导体结构，是分别重叠于所述熔丝驱动器的上方。 [0010] 在一实施例，如所述的动态随机存取存储器，所述熔丝驱动器是金属氧化物半导体场效晶体管(MOSFET)。 [0011] 在一实施例，如所述的动态随机存取存储器，所述多个熔丝被配置成多个熔丝单元，每一个所述熔丝单元包含多个所述熔丝，所述多个熔丝单元之间有分离距离，所述分离距离是二个或是三个所述熔丝的尺寸。 [0012] 在一实施例，如所述的动态随机存取存储器，所述多个电容器的每一个是耦接于所述多个锁存器的对应一个的所述输出/输入端点。 [0013] 在一实施例，如所述的动态随机存取存储器，所述输出/输入端点在单端锁存电路的结构上是连接到所述动态随机存取存储器的位线。 [0014] 在一实施例，如所述的动态随机存取存储器，所述第二熔丝部分包含多个第一电容器与多个第二电容器，所述多个锁存器的每一个是双端锁存电路的结构，其中所述多个第一电容器的每一个是分别连接到每一个所述锁存器的第一输出/输入端点，所述多个第二电容器的每一个是分别连接到每一个所述锁存器的第二输出/输入端点。 [0015] 在一实施例，如所述的动态随机存取存储器，所述第一输出/输入端点是连接到所述动态随机存取存储器的位线以及所述第二输出/输入端点是连接到所述动态随机存取存储器的反位线。 [0016] 在一实施例，如所述的动态随机存取存储器，所述多个锁存器是电流镜类型的电路，高电阻类型的电路，或是薄膜晶体管类型的电路。 [0017] 基于上述，本发明提出的动态随机存取存储器，利用熔丝的结构，而改变成电容器，使与锁存器的输入/输出端连接，而达到降低锁存器所存储数据的软错误的发生机率。由于，电容器的结构与熔丝的结构相同，因此也不会造成动态随机存取存储器的大幅度改变，而不会大量增加制造成本。 [0018] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明 [0019] 图1为根据本发明的一实施例，所考虑的动态随机存取存储器电路架构示意图。 [0020] 图2为根据一实施例，本发明所考虑的动态随机存取存储器电路的修复架构示意图。 [0021] 图3为根据一实施例，本发明所考虑的熔丝结构示意图。 [0022] 图4为根据本发明的一实施例，本发明所使用的双端锁存电路示意图。 [0023] 图5为根据本发明一实施例，本发明所使用的单端锁存电路示意图。 [0024] 图6为根据本发明的一实施例，本发明所使用的多种锁存电路示意图。 [0025] 图7为根据本发明的一实施例，本发明所使用的锁存电路示意图。 [0026] 图8为根据本发明的一实施例，冗余元件单元的架构示意图。 [0027] 图9为根据本发明的一实施例，冗余元件单元的架构与锁存电路示意图。 [0028] 图10为根据本发明的一实施例，冗余元件单元的架构与锁存电路示意图。具体实施方式 [0029] 一般对于动态随机存取存储器(Dynamic Random Access Memory，DRAM)的架构会包括由存储器胞阵列所构成的主区块，另外还会包含冗余元件单元。冗余元件单元一般包含多个冗余存储器胞(redundant cells)、解码器(decoder)、熔丝(e-fuse)、与锁存(latch)等区块。主区块的存储器胞阵列的多个存储器胞，例如在制造完成后或是任何需测试的时后，会启动测试程序。在经过测试后，当发现至少一个存储器胞无法正确存储数据时，这些存储器胞就被视为损坏的存储器胞(defective cell(s))，其数据地址会利用熔丝来存储对应的行地址与列地址。当动态随机存取存储器正常使用时，会将存储于熔丝的地址信息下载到锁存区块，再由解码器来启动对应的行地址与列地址，而指定冗余存储器胞来取代在主区块发生错误的存储器胞。 [0030] 图1为根据本发明的一实施例，所考虑的动态随机存取存储器电路架构示意图。参阅图1，本发明在提出动态随机存取存储器的架构前，先取一般的动态随机存取存储器的架构来研究利用冗余元件来修复损坏的存储器胞的机制。动态随机存取存储器一般会包括主存储器胞阵列50，其是多个存储器胞52以阵列的方式组合，其以列(column)地址与行(row)地址来定义存储器胞52的位置。因此，行解码器60用来启动在主存储器胞阵列50中对应的行地址，列解码器70用来启动在主存储器胞阵列50中对应的列地址。如果主存储器胞阵列50的存储器胞52都是正常没有损坏，则不会使用外部的冗余元件单元。冗余元件单元例如包括冗余存储器胞56。冗余存储器胞56例如包括列冗余存储器胞56a、行冗余存储器胞56b。冗余元件单元还包括列熔丝区块72、列熔丝锁存区块74、以及列熔丝解码器区块76来控制列冗余存储器胞56a。冗余元件单元也还包括行熔丝区块62、行熔丝锁存区块64、以及行熔丝解码器66来控制行冗余存储器胞56b。 [0031] 行熔丝区块62与列熔丝区块72都包含预定足够数量的熔丝。而多个熔丝会构成一个熔丝单元，可以存储行或列的信息。在传统的实际操作上，当检测出动态随机存取存储器的存储器胞有错误时，先利用熔丝藉由例如激光的机制，记录有错误的存储器胞的行与列的信息。在动态随机存取存储器运作时，当电源启动之后，利用熔丝区块62、72与熔丝锁存区块64、74之间的驱动器，先将熔丝区块62、72所记录关于损坏存储器胞的行/列地址信息写入熔丝锁存区块64、74。当对主存储器胞阵列50进行写入或读出时，如果发现其行/列地址信息是记录在熔丝锁存区块64、74中，其代表所对应的存储器胞是损坏，因此藉由熔丝解码器区块66、76启动对应的列/行地址信息来对列/行冗余存储器胞56a、56b选择对应的冗余存储器胞，来取代主区块有错误的存储器胞。 [0032] 也就是说，动态随机存取存储器在测试时有发现损坏的存储器胞时，行熔丝区块62与列熔丝区块72分别记录损坏的存储器胞的行地址信息与列地址信息。当动态随机存取存储器之后使用而开启电源时，熔丝区块的数据会先存储到行/列熔丝锁存区块64、74，以利于主控端(Host)快速获取损坏的存储器胞的行/列地址信息。当实际数据要使用到熔丝锁存区块64、74中的行/列地址信息时，就会由熔丝解码器区块66、76启动冗余存储器胞的行/列地址信息，来取代主区块的行/列地址信息。 [0033] 于此，本发明冗余元件单元的规划不限于如图1的方式。在能符合冗余元件用来记录与取代主区块的存储器胞的效用，其它的方式的规画也是允许。 [0034] 图2为根据一实施例，本发明所考虑的动态随机存取存储器电路的修复架构示意图。参阅图2，就冗余元件单元的布局，其例如是以条状的结构来布局，其例如是20微米的长度以及宽是1微米的尺寸。以列的部分为例，此长条的区块包含熔丝解码器区块76、熔丝区块72与熔丝锁存区块74。驱动器区块78可以将熔丝区块72的数据传送给熔丝锁存区块74。在一般的配置方式，熔丝区块72会与驱动器区块78重叠。而驱动器区块78的单元，例如是金属氧化物半导体场效晶体管(MOSFET)。 [0035] 图3为根据一实施例，本发明所考虑的熔丝结构示意图。参阅图3，对于熔丝区块72的一个熔丝80而言，其基本结构是一个电容器，包含下电极层82与上电极层86，而在上电极层86与下电极层82之间是高介电系数的介电层84。熔丝80可以利用其它的操作机制将介电层熔穿，使得上电极层84与下电极层80电性连接而改变状态，作为数据的存储。 [0036] 图4为根据本发明的一实施例，本发明所使用的双端锁存电路示意图。参阅图4，动态随机存取存储器的锁存电路90，例如是一般的双端锁存电路，由两条对称由P型MOS晶体管与N型MOS晶体管串联的路径所构成。锁存电路90的一个输出/输入端会经由MOS晶体管与位线BL连接，而另一个输出/输入端会经由另一个MOS晶体管与反位线“/BL”连接。位线BL与反位线“/BL”的电水平相反。而两个MOS晶体管的栅极连接到字线WL。 [0037] 图5为根据本发明的一实施例，本发明所使用的单端锁存电路示意图。参阅图5，动态随机存取存储器的锁存电路90，例如是一般的单端锁存电路91，其与图4的锁存电路相似，但是仅在输入端经由MOS晶体管与位线BL连接。也就是说，对于单端锁存电路91，其有一端不会与位线BL连接，而另一端会与动态随机存取存储器的位线连接，或是与冗余选择电路的字线WL连接。也就是，连接方式是依照实际需要而使单一的端点向外连接，但是不限于所要向外连接的特定电路。 [0038] 本发明动态随机存取存储器的锁存电路不限于前述的锁存电路90、91。图6为根据本发明的一实施例，本发明所使用的多种锁存电路示意图。参阅图6，本发明动态随机存取存储器的锁存电路分别也可以是单端路径电路92、电流镜类型的电路93，高电阻类型的电路94，或是薄膜晶体管类型的电路95。这些锁存电路是属本技术领域可以了解与采用的变化。本发明不限于特定的锁存电路。 [0039] 对于上述动态随机存取存储器的架构，锁存电路随着存储容量的需求增加而提高元件密度，锁存电路的尺寸也随着减小。锁存电路容易发生软错误(soft error)，而此软错误的发生不是固定形态，因此难于经由测试而固定排除。为了解决锁存电路发生软错误的问题，本发明是在锁存电路的输入端，或是输入端与输出端，增加一个大电容值的电容器，可以有效消除软错误的问题。 [0040] 图7为根据本发明的一实施例，本发明所使用的锁存电路示意图。参阅图7，以图4的双端锁存电路为基础，为了能减少软错误发生的机率，可以在锁存电路90的两个端点分别增加一个高电容值的电容器100b。在技术上，经过锁存电路的软错误的研究后证实，所增加的电容器100b可以有效吸收可能产生软错误的因素，而达到减少锁存电路发生软错误的机率。 [0041] 本发明针对前述动态随机存取存储器的基本架构以及减少锁存电路发生软错误的整体考虑与研究，提出动态随机存取存储器的修改设计。在大致上维持动态随机存取存储器的基本架构上，提出同时可以有效消除锁存电路发生软错误的动态随机存取存储器。 [0042] 图8为根据本发明的一实施例，冗余元件单元的架构示意图。综合参阅图1、3、7、8，本发明公开一种动态随机存取存储器，具有主存储器胞阵列以及冗余元件单元。冗余元件单元包含熔丝区块100与锁存区域104。熔丝区块100是由多个熔丝所构成。熔丝区块100的多个熔丝被规划成有第一熔丝部分100a与第二熔丝部分100b，其中第一熔丝部分的熔丝100a用以存储前述主存储器胞阵列50中的故障存储器胞的地址信息。第二熔丝部分的熔丝 100b，不再当作存储行/列地址的熔丝，而是当电容器100b使用，连接到锁存区域104的锁存电路，其例如是图7的架构。锁存区域104包含多个锁存器，利用驱动器区块102的数据传送，用以存储在所述第一熔丝部分100a中所存储的所述故障存储器胞的所述地址信息。也就是，所述第二熔丝部分的所述多个电容器100b分别耦接到所述多个锁存器，以提供电容值给每一个所述锁存器的输出/输入(I/O)端点。 [0043] 本发明提出将一般预定的熔丝区块，规划出成两部分。基于熔丝的结构是与电容器相同，因此本发明将其中一部分维持熔丝的功用，而另一部分当作电容器使用，连接到锁存区块的锁存电路的输入端，或是输入端与输出端，来消除软错误的发生。 [0044] 图9为根据本发明的一实施例，冗余元件单元的架构与锁存电路示意图。参阅图9，对应冗余元件的规划，本发明提出对应的布局方式。以单端的锁存器为例，其电路如下图所示，而元件布局如上图所示。冗余元件单元包括熔丝解码器区块120、熔丝驱动器区块122，锁存器区块124，分布成一长条的面积，例如是20微米长、1微米宽。熔丝区块126是在驱动器区块122的上方，因此仍维持长条的面积。 [0045] 熔丝区块126的熔丝是相同结构，但是规划成第一熔丝部分128与第二熔丝部分130。本实施例的锁存器124是单端电路，因此只有一个端点。利用130的熔丝当作电容器 130，与锁存器124的输入/输出端连接。 [0046] 图10为根据本发明的一实施例，冗余元件单元的架构与锁存电路示意图。参阅图10，本实施例的锁存器124是双端电路，因此一个锁存器124会有两个电容器130a、130b，因此熔丝区块126的规划包括提供两个电容器130a、130b的第二熔丝部分。 [0047] 另外，对于熔丝而言，基于不同作用的规划因此会有多个且多种熔丝单元。每一个熔丝单元例如会包含多个熔丝。为了熔丝单元之间的空间区隔，例如会有分离距离，而分离距离又例如是2-3个熔丝的尺寸。 [0048] 本发明提出的动态随机存取存储器，利用熔丝的结构，而改变成电容器，使与锁存器的输入/输出端连接，而达到降低锁存器所存储数据的软错误的发生机率。由于，电容器的结构与熔丝的结构相同，因此也不会造成动态随机存取存储器的大幅度改变，而不会大量增加制造成本。 [0049] 虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

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