用于定制薄膜电子电路的方法 |
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| 申请号 | CN201580008215.0 | 申请日 | 2015-02-11 | 公开(公告)号 | CN105981106B | 公开(公告)日 | 2019-08-02 |
| 申请人 | IMEC; 非营利协会; 荷兰应用自然科学研究组织TNO; | 发明人 | K·J·R·明尼; G·基淋克; J·吉诺; | ||||
| 摘要 | 提供了一种 薄膜 电路 的制造方法，该方法包括：(a)获取包括具有输出的至少一个 逻辑 门 电路的薄膜电路，至少一个 逻辑门 电路包括多个驱动晶体管和多个负载元件，至少一个负载元件电连接到输出；(b)将一系列预定 电压 图案顺序地提供给多个驱动晶体管，电压图案包括在相应驱动晶体管的栅极和源极之间分别施加的一组电压；(c)测量与一系列预定电压图案相对应的至少一个逻辑门电路的一系列 输出电压 值；(d)将一系列输出电压值与一系列相应的预定参考输出电压值进行比较；(e)在输出电压值与相应的预定参考输出电压值不匹配的情况下，调节电连接到输出的负载元件的数量；以及(f)重复步骤(b)至(e)，直至一系列输出电压值与一系列预定参考输出电压值匹配。 | ||||||
| 权利要求 | 1.一种薄膜电路的制造方法，所述方法包括： |
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| 说明书全文 | 用于定制薄膜电子电路的方法[0001] 背景 技术领域[0002] 所公开的技术涉及用于在电路制作之后定制薄膜电子电路(诸如基于有机半导体的电路或者基于金属氧化物半导体的电路)的方法。所公开的技术涉及用于在通用多用途薄膜电子电路制作之后将其转换成专用薄膜电子电路的方法。 [0003] 所公开的技术涉及用于在晶体管制作之后定制或修改包括多个薄膜晶体管的薄膜逻辑门电路(诸如基于有机半导体的逻辑门电路或者基于金属氧化物半导体的逻辑门电路)的方法。更具体地，所公开的技术涉及用于在晶体管制作之后使此类逻辑门电路的上拉电流与下拉电流匹配的方法。 [0004] 相关技术的描述 [0005] 印刷已经被提出作为一种用于例如使用辊对辊印刷来实现低成本薄膜电子电路的技术。该方法的缺点在于，分辨率低，因此这些电路大且产量非常低。由此，无法实现所提出的低成本。 [0006] 需要可低成本和大产量地提供的薄膜电子电路。 [0007] 在US 2006/0190917中，描述了一种用于在预先提供有电子设备的基板上制造自定义印刷电路板的工艺。用户使用设计工具设计自定义印刷电路板，从而基于预先提供的电子设备和/或自定义设计和直接的印刷设备执行一个或多个特定电子功能。然后，通过直接印刷预先提供的设备之间的一个或多个导电路径来创建自定义印刷电路板。该方法的优点在于，可大产量地制作预先提供有电子设备的基板，这可导致成本降低。 [0008] 对于薄膜电路(诸如有机电路和金属氧化物半导体电路)，已知晶体管制作工艺可导致技术参数的较大分布，诸如举例而言载流子迁移率或者晶体管阈值电压的较大分布。在ISSCC 2013“1μm-Thickness 64-Channel Surface Electromyogram Measurement Sheet with 2V Organic Transistors for Prosthetic Hand Control(具有用于义肢控制的2V有机晶体管的1μm厚度64通道的肌电图测量表)”中，Hiroshi Fuketa等提出了一种用于减少有机放大器阵列的晶体管不匹配的方法。提出了一种使用两组N个并联晶体管的后制作选择和连接方法。首先，测量每一个晶体管的IV特性，需要2N次测量。然后，考虑这些特性，基于计算从每一组N个晶体管中选择晶体管以使不匹配最小化。然后，通过喷墨印刷互连来连接所选晶体管。该方法的缺点在于，所有晶体管的特性都需要测量。 [0009] 特定发明性方面的概述 [0010] 特定发明性方面涉及用于在电路制作之后定制薄膜电子电路(诸如基于有机半导体的电路或者基于金属氧化物半导体的电路)的方法。特定发明性方面涉及用于在通用多用途薄膜电子电路被制作之后将其转换成专用薄膜电子电路的方法。 [0011] 特定发明性方面涉及用于在晶体管制作之后修改薄膜逻辑门电路(诸如基于有机半导体的逻辑门电路或者基于金属氧化物半导体的逻辑门电路)的方法。特定发明性方面涉及用于在晶体管制作之后使此类逻辑门电路的上拉电流与下拉电流匹配的方法。设计人员知晓使用逻辑门电路的上拉电流和下拉电流意味着什么。 [0012] 根据本公开的一种薄膜电路的制造方法包括： [0013] (a)获取包括具有输出的至少一个逻辑门电路的薄膜电路，至少一个逻辑门电路包括多个驱动晶体管和多个负载元件，至少一个负载元件电连接到输出； [0014] (b)将一系列预定电压图案(测试图案)顺序地提供给多个驱动晶体管，电压图案包括在相应驱动晶体管的栅极和源极之间分别施加的一组电压； [0015] (c)测量与一系列预定电压图案相对应的至少一个逻辑门电路的一系列输出电压值； [0016] (d)将一系列输出电压值与一系列相应的预定参考输出电压值进行比较； [0017] (e)在输出电压值与相应的预定参考输出电压值不匹配的情况下，调节电连接到输出的负载元件的数量；以及 [0018] (f)重复步骤(b)至(e)，直至一系列输出电压值与一系列预定参考输出电压值匹配。 [0019] 例如，所测量的输出电压值和相应的预定参考输出电压值之间的匹配可意指两者对应于(或者被解释为)相同的逻辑电平。例如，两者被解释为逻辑1或者两者被解释为逻辑0。然后，不匹配意指两者被解释为不同的逻辑电平。 [0020] 预定参考输出电压值对应于在逻辑门电路正准确地工作且馈送有一系列预定电压图案(测试图案)时预期的输出电压值。由此，当一系列输出电压值与一系列预定参考输出电压值匹配时，逻辑门电路精确地工作并且完成。 [0021] 在本公开的实施例中，多个驱动晶体管的预定部分(子集)具有电连接到至少一个逻辑门电路的输出的漏极。其余驱动晶体管与输出电性断开(未电连接到输出)。所有驱动晶体管都可具有电连接到输出的其漏极，或者从多个驱动晶体管中的预定选择可具有电连接到输出的其漏极，或者多个驱动晶体管都可不具有电连接到输出的漏极。 [0022] 本公开的方法的优点在于，可通过在薄膜晶体管制作之后调节薄膜电路来获取该电路的预定(预期、期望)功能，尽管技术参数和/或晶体管参数的变体和潜在的大分布。本公开的方法的优点在于，在薄膜晶体管制作之后调节电路基于对电路的功能的表征，而无需单独地测量每一个晶体管的特性。电路的功能通过测量所施加的一系列预定电压图案的一系列输出电压值来表征。 [0023] 在本公开的方法中，调节电连接到输出的负载元件的数量的步骤优选地包括：将单个附加负载元件电连接到输出或者将单个负载元件与输出电性断开。在此类实施例中，连接到输出的负载元件的数量被逐一调节，直至一系列输出电压值与一系列预定参考输出电压值匹配。通过逐一调节，可避免连接或断开太多负载元件的风险。 [0024] 在本公开的方法中，多个负载元件可以是负载晶体管，其中至少一个负载晶体管具有电连接到输出的源极。 [0025] 薄膜电路可包括多个逻辑门电路。 [0026] 例如，多个逻辑门电路可以是一写多读存储器的一部分。在多个驱动晶体管的栅极和源极之间顺序地提供一系列预定电压图案可包括：随后针对多个驱动晶体管中的每一个驱动晶体管，顺序地导通多个驱动晶体管中的仅一个驱动晶体管。然后，测量一系列输出电压值包括：读出存储在存储器中的数据。 [0027] 一写多读存储器可以是例如指令发生器电路的一部分，其中一写多读存储器存储通用微处理器的指令。 [0028] 一写多读存储器可以是例如RFID电路的定制代码发生器的一部分，其中一写多读存储器存储识别代码。在多个驱动晶体管的栅极和源极之间提供一系列预定电压图案可通过向RFID电路供电来发起。然后，测量一系列输出电压值包括：读出识别代码。 [0029] 本公开的方法可进一步包括在获取薄膜电路之前且在提供一系列预定电压图案之前：基于统计数据估计使所述至少一个逻辑门电路的上拉电流与下拉电流匹配所需的负载元件的数量；并且将电连接到至少一个逻辑门电路的输出的负载元件的数量调节成具有连接到输出的负载元件的估计数量。 [0030] 例如，统计数据可包括从晶体管阈值电压、晶体管阈值电压分布、载流子迁移率、载流子迁移率分布、栅极电容、栅极电容分布、栅极宽度、栅极宽度分布、栅极长度、以及栅极长度分布中选择的参数的测量。例如，这些数据可在薄膜晶体管制作期间或者在薄膜晶体管制作之后不久进行测量。 [0031] 在本公开的实施例中，调节电连接到至少一个逻辑门电路的输出的负载元件的数量可包括：将一个附加负载元件连接到至少一个逻辑门电路的输出。将附加负载元件连接到输出可包括：印刷负载元件和输出之间的电连接，诸如举例而言喷墨印刷导电材料。 [0032] 在本公开的实施例中，调节电连接到至少一个逻辑门电路的输出的负载元件的数量可包括：将负载元件与至少一个逻辑门电路的输出断开，例如通过使用激光处理(例如，激光切割)来中断负载元件和输出之间的电连接。 [0034] 本公开提供了一种薄膜电子电路的后制作配置方法，该方法包括：制作包括多个电子设备和多个电气连接的多用途薄膜电子电路；以及后来通过建立至少一个附加电连接和/或通过移除至少一个电连接将多用途电路变换成具有期望/设想/所需的电路性能的预定专用薄膜电路。 [0035] 在本公开的实施例中，通用电路可包括冗余电子元件，诸如举例而言冗余电子输入设备和/或冗余电子输出设备。 [0036] 在本公开的实施例中，将多用途薄膜电路变换成预定专用薄膜电路优选使用相对便宜的装备、材料和工艺来完成。例如，建立至少一个附加电气连接可通过印刷(例如，喷墨印刷)含金属的油墨来完成。例如，移除至少一个电气连接可借助于激光(激光切割)来完成。然而，本公开不限于此，并且其它合适的方法可用于建立和/或用于移除电气连接。 [0037] 本公开的方法可有利地用于优化电路性能并减少由大参数分布引起的产量损失。本公开的方法的优点在于，它可导致相对于大设备参数分布的增加的稳健性。 [0038] 本公开的方法的优点在于，用于大量地制造薄膜晶体管的良好建立的技术可用于大量和高产量地制作薄膜电路，并且同时实现薄膜电子电路的定制。该方法的优点在于，由于非常大的生产量(大于每一个个性化的功能或专用电路的量)，可实现低成本制造。 [0039] 本公开的实施例的优点在于，产品定义(专用薄膜电路的定制、实现)可在制造工艺的后期使用一种便宜的方法(诸如举例而言含金属的油墨的局部喷墨印刷)来完成。 [0040] 在上文中已经描述了各个发明性方面的特定目标和优点。当然，应当理解不一定所有此类目标和优点都可根据本公开的任何特定实施例来实现。由此，例如本领域技术人员将认识到本公开可以实现或优化如本文中所教导的一个优点或一组优点的方式体现或实现，而不必实现如本文中可教导或建议的其它目标或优点。进一步地，应当理解本概述只是示例并且不旨在限制本公开的范围。本公开(关于操作的组织和方法两者与其特征和优点一起)可通过参考在结合附图阅读时的以下详细描述最佳地理解。 [0041] 附图简述 [0042] 图1(a)示出P2ROM指令发生器芯片的框图以及单极n型可印刷WORM存储器的放大图。 [0043] 图1(b)示出根据本发明的方法的一列16个选择晶体管的放大图以及例如通过喷墨印刷(IJP)导电油墨为或非门增加5个负载晶体管的可能性。 [0044] 图2(a)示出具有单个耗尽负载负载晶体管的16位或非门的Vout与Vin仿真曲线。 [0045] 图2(b)示出具有多个负载晶体管的16位或非门的Vout与Vin仿真曲线。 [0046] 图3(a)示出典型溶液加工的氧化物n型晶体管的输出特性。 [0048] 图3(c)示出在不同电源电压的混合互补技术的逆变器特性。 [0049] 图4示出根据本公开的方法的具有在电路制作之后印刷的连接的P2ROM指令发生器的详细布局。 [0052] 图7示意性地示出RFID应答器芯片的64位代码发生器的框图。 [0053] 在不同的附图中，相同的附图标记指相同或相似的元件。 [0054] 特定解说性实施例的详细描述 [0055] 在以下详细描述中，阐述大量具体细节以提供对本公开以及在特定实施例中可如何实践它的透彻理解。然而，将理解可在没有这些具体细节的情况下实践本公开。在其它实例中，未详细地描述公知方法、过程和技术，从而不混淆本公开。尽管本公开将针对特定实施例且参考一些附图进行描述，但是本公开不限于此。本文中所包括和所描述的附图是示意性的并且不限制本公开的范围。还注意在附图中，一些元件的尺寸可放大并且因此出于解说性的目的不按比例绘制。 [0056] 本公开将针对特定实施例且参考一些附图进行描述，但是本公开不限于此，而是只通过权利要求限定。所描述的附图只是示意性的并且是非限制性的。在附图中，一些元件的尺寸可放大并且出于解说性的目的不按比例绘制。维度和相对维度不一定对应于本公开实践的实际缩减。 [0057] 此外，说明书和权利要求中的术语“顶部”、“底部”、“上方”、“下方”等等用于描述性的目的并且不一定用于描述相对位置。应当理解，如此使用的术语在适当的环境下是可互换的，并且本文中所描述的本公开的实施例能够以不同于本文中所描述或所解说的取向操作。 [0058] 在本公开的上下文中，“后制作”或者“在电路制作之后”意指在制作薄膜半导体器件(诸如薄膜晶体管)之后。 [0059] 在本公开的上下文中，“一写多读存储器”指其中在其制作之后写入信息且其中一次写入不再修改信息的存储器，并且存储器可被多次读出。写入信息不需要在单个写入步骤中完成。它还可在若干后续写入步骤中完成。 [0060] 本公开提供了一种薄膜电子电路(诸如举例而言基于有机半导体的薄膜电子电路或者基于金属氧化物半导体的薄膜电路，本公开不限于此)的后制作配置方法。根据本公开的方法包括：制作包括多个电子设备和例如电气设备之间的多个电气连接的多用途薄膜电子电路；以及后来通过建立至少一个附加电连接和/或通过移除至少一个电连接将多用途电路变换成预定专用薄膜电路。在本公开的实施例中，通用电路可包括冗余电子元件，诸如举例而言冗余电子输入设备和/或冗余电子输出设备。 [0061] 本公开提供了一种用于在晶体管制作之后定制薄膜逻辑门电路(诸如基于有机半导体的逻辑门电路或者基于金属氧化物半导体的逻辑门电路)的方法。更具体地，本公开提供了一种用于在电路制作之后使此类逻辑门电路的上拉电流与下拉电流匹配的方法。 [0062] 根据本公开的方法在一些特定示例的上下文中进一步描述，其中示出控制单极或非门中的负载晶体管的数量与驱动晶体管的数量的比率的可能性。该方法针对通用芯片组的产品化指令发生器的示例进行解说，但是本公开不限于此。该方法还可用于其它应用，诸如举例而言RFID系统的定制代码发生器，本公开不限于此。本公开的方法可用于其它配置中且用于其它应用。 [0063] 图1(a)示出P2ROM(印刷可编程只读存储器)指令发生器芯片100的框图以及单极n型可印刷WORM(一写多读)存储器200的放大图201。存储器200包括包含负载晶体管(Opc(0)、Opc(1)、...)的固定上拉网络210以及每一条数据线300、301的可编程下拉网络220。在所示的示例中，上拉网络基于零VGS负载连接的n型晶体管。然而，在替换方法中，可使用其它负载，诸如举例而言电阻器负载、二极管连接的n型晶体管或p型晶体管。同样，p型实现和互补实现是可能的。 [0064] 对可印刷WORM存储器200编程(即，将数据写入存储器)可通过为预定选择晶体管(Sel0、Sel1)提供选择晶体管和数据线300之间的电气连接以及通过使得其它选择晶体管与数据线断开来完成。提供电气连接可通过喷墨印刷预定选择晶体管和数据线之间的导电材料来完成。例如，印刷导电材料可在图1(a)中标记为“IJP”的区域中完成。 [0065] 在另一种方法(在附图中未示出)中，所有选择晶体管都可在制作之后连接到数据线，并且存储器可通过移除预定连接(即，断开预定选择晶体管)例如通过激光图案化来编程。 [0066] 图1(b)解说其中单极或非门10中的负载晶体管(Opc)的数量与驱动晶体管或选择晶体管的数量的比率可在电路制作之后使用根据本公开的方法调节的示例。在图1(b)中，示出或非门10的一般电路布局。具体地，在所示的示例中，选择晶体管Sel0、…、Sel15最初可例如与数据线300(对应于门10的输出)电断开，并且在电路制作之后，预定数量的这些晶体管可例如通过局部印刷(例如，喷墨印刷)导电材料40电连接到电路(到数据线300)。如果逻辑门10是存储器的一部分(如在图1(a)中)，预定选择晶体管或驱动晶体管连接到输出对应于对存储器编程，即将数据写入存储器。局部印刷(如在图1(b)中通过“IJP”指示的，意指‘喷墨印刷’)优选在介电表面上具有平面电极配置的区域中完成。在未提供导电材料的情况下，选择晶体管保持电性断开。 [0067] 在根据本公开的方法中，类似的喷墨印刷步骤可应用于至少一部分负载晶体管Opc。连接的负载晶体管与连接的驱动晶体管(选择晶体管)的比率确定或非门的性能。如图1(b)所示，在本公开的实施例中，上拉网络不是固定的，但是为每一条数据线300提供了多个负载晶体管(Opc)(在所示的示例中高达六个负载晶体管)。在晶体管制作之后，仅一个负载晶体管(如图1(b)所示)或者有限数量的负载晶体管连接到数据线300。在本公开的方法中，附加负载晶体管可例如通过喷墨印刷连接到数据线300。 [0068] 在替换实施例中，选择晶体管和/或负载晶体管最初可电连接到电路，并且预定数量的这些晶体管可借助于切割金属布线的方法(诸如举例而言激光切割)断开。在其它实施例中，一部分晶体管最初可电连接到电路而另一部分晶体管最初可断开。 [0069] 连接的负载晶体管与连接的驱动晶体管的比率可使用根据本公开的方法通过在电路制作之后连接和/或断开专用晶体管来改变。 [0070] 在本公开的方法中，有源负载(上拉网络)不是固定的，但是它可在晶体管制作之后调节或修改。此类后制作修改可显著地降低技术中的变化(以及选择晶体管中的相应参数变化)对电路的功能的影响。技术中的变化影响例如晶体管的漏电流并且因此在下拉无效时(即，在驱动晶体管关断时)这些变化影响存储器数据位线300的下拉电流。此类后制作修改可例如以上拉电流与下拉电流匹配为目标，以使输出可在下拉无效时被快速地充分上拉。 [0071] 选择晶体管(Sel0、Sel1、...)中的参数变化以及连接到输出线的选择晶体管的数量(例如，如应用(例如，存储器中的特定代码)所确定的)两者都影响存储器数据位线的下拉电流。作为这些影响的结果，有效下拉电流不是预先已知的(即，在电路的设计阶段)，并且因此上拉电流在电路的设计阶段无法容易地与下拉电流匹配。使用根据本公开的方法，上拉电流可在电路设计之后且在晶体管制作之后通过改变连接的负载晶体管的数量与下拉电流匹配。 [0072] 图2示出解说控制或非门的负载/驱动器比率的重要性的仿真曲线。图2(a)示出针对1至16个输入(1至16个选择晶体管)具有单个耗尽负载负载晶体管的16位或非门的Vout与Vin仿真曲线(转换特性)。图2(b)示出具有16个输入和多个(1至6个)负载晶体管的16位或非门的Vout与Vin仿真曲线(转换特性)。对于16个输入的或非门，在仅一个耗尽负载负载晶体管的情况下，或非门由于12个输入导通而损失其功能(图2(a))。图2(b)展示在提供更多(1至6个)负载薄膜晶体管时发生了什么。电压转换曲线针对16个输入恢复，这使得该电路更加稳健。 [0073] 在本公开的方法中，在晶体管制作之后，基于对电路的功能的测量和/或基于对技术和设计的表征，逻辑门电路的上拉电流与下拉电流匹配。上拉电流与下拉电流匹配通过将所需数量的负载晶体管连接(例如，通过喷墨印刷)到数据线(逻辑门的输出)或者将两者断开(例如，通过激光切割)来完成。 [0074] 在根据本公开的方法中，制作薄膜电路，薄膜电路包括具有输出的至少一个逻辑门电路。至少一个逻辑门电路包括可以或者可以不具有电连接到输出的漏极的多个驱动晶体管，并且它进一步包括多个负载元件。至少一个负载元件电连接到逻辑门的输出。其余(即，未连接)负载元件是冗余负载元件，如果需要获取逻辑门电路的预定性能(预定功能)，这种负载元件则可连接到逻辑门的输出。 [0075] 在本公开的方法中，例如为了检查薄膜电路的功能，将一系列预定电压图案(输入电压图案)提供给多个驱动晶体管，即在多个驱动晶体管的栅极和源极之间施加电压图案。一系列预定电压图案可包括多个驱动晶体管的单个输入电压组合，或者它可包括多个驱动晶体管的一列输入电压组合。 [0076] 接着，为至少一个逻辑门电路测量与一系列预定电压图案相对应的一系列输出电压值，并且将所测量的一系列输出电压值与一系列预定参考输出电压值(即，与基于所需的电路功能预期的输出电压值)进行比较。 [0077] 在所测量的一系列输出电压值与一系列预定参考输出电压值相对应(即，匹配)的情况下，不采取进一步的措施。在所测量的一系列输出电压值与一系列预定参考输出电压值不同(即，不匹配)的情况下，调节(即，增加或减少)电连接到输出的负载元件的数量。 [0078] 优选地，单个负载元件另外地连接到输出或者与其断开。在该调节的电路配置的情况下，重复提供一系列预定电压图案、测量一系列输出电压值、以及将一系列所测量的输出电压值与预期输出电压值(一系列预定参考输出电压值)进行比较的步骤。然后再次，取决于该比较的结果，单个负载元件可另外地连接或断开。重复这些步骤，直至一系列所测量的输出电压值与预定输出电压值相对应(即，匹配)，即直至获取所需的电路功能。 [0079] 例如，如果逻辑门电路是包括数据位的存储器的一部分，则在晶体管制作过程之后数据位首先可通过喷墨印刷而印刷在存储器中，由此将预定驱动晶体管连接到输出。接着，施加一系列预定电压图案，并且根据本公开的方法测量一系列输出电压值。这对应于读出存储在存储器中的数据。一些位可例如被读出为逻辑0(测量为低)，在这些位原先预期的是高值(逻辑1)。这可能是因为有源负载未提供充分的上拉电流以在输出获取高值。在此情况下，附加负载晶体管(例如，通过喷墨印刷)连接到数据线，直至获取高输出。 [0080] 作为基于喷墨印刷的实现的替换方案，在晶体管制作之后，可通过激光图案化(例如，激光切割)将所有数据位输入存储器中。随后，根据本公开的方法读出和验证所有存储器位。一些位可例如被读出为逻辑1(测量为高)，在这些位原先可能预期的是低值(逻辑0)。这可能是因为有源负载提供太多上拉电流。然后，可通过激光图案化来移除负载晶体管和数据线之间的连接，直至获取所需的低输出。 [0081] 在本公开的实施例中，在电路制作之后且在通过施加一系列预定电压图案且测量一系列输出电压值来测量其功能之前，可基于统计数据评估需要使上拉电流与下拉电流匹配的所需数量的负载晶体管，并且在测试其功能之前，该评估数量的负载晶体管可连接到逻辑门电路的输出。可考虑的统计数据是例如晶体管阈值电压、晶体管阈值电压分布、载流子迁移率、载流子迁移率分布、栅极电容、栅极电容分布、栅极宽度、栅极宽度分布、栅极长度、以及栅极长度分布(从其中选择的参数的测量)，本公开不限于此。 [0082] 在该方法中，在薄膜电路的生产过程之后或者在其期间，测量技术参数及其局部变化。基于这些所测量的值且基于对存储器中的所需数据的知晓(即，连接的驱动晶体管的数量)，计算无效下拉电流，即驱动晶体管关断时的下拉电流。从该无效下拉电流，可推导匹配的上拉电流。随后，使用喷墨印刷或激光图案化来实现匹配的上拉晶体管配置。接着，可基于如上所述的对其功能的评估进一步地调节逻辑门电路的上拉晶体管配置。 [0083] 以上描述涉及单极n型TFT技术。然而，本公开不限于此，并且本公开的方法还可例如在单极p型TFT技术的情况下使用。在此情况下，与单极n型TFT技术的情况相比，互换上拉连接和下拉连接。 [0084] 在本公开的实施例中，特定布局可用于通过局部(喷墨)印刷来建立电连接。有利地，可使用梳形电极20的平面配置((如图1(b)示意性地示出))。这允许对有效地使用区域。电极20优选被设置在非导电层或表面上。任选地，可通过设置介电材料层(诸如举例而言负性光阻剂层)且局部地移除预定区域中的该介电材料层来形成阱30，由此在预定区域中形成阱结构30。具体地，这在其上要印刷导电材料(例如，导电油墨)的表面是抗墨性的实施例中是有利的。阱结构30存在于预定区域中有助于将导电油墨限定在该区域中。图1(b)还示出在提供导电油墨之前且在提供导电油墨40之后的阱结构30和梳形电极20的放大图。在所示的示例中，阱30的图案具有正方形而导电油墨40的图案具有圆形。然而，本公开不限于此并且可使用其它合适的形状。在图1(b)所示的示例中，导电油墨图案只填充阱的一部分。然而，它还可填充阱的更小或更大部分，例如它可全部地填充阱30。 [0085] 本公开的方法可用于对工艺可变性(例如，VT的差值)的后制作补偿或者对栅极电压变化的后制作补偿，这可增加泄漏。 [0086] 本公开的方法不限于如上所述的单极耗尽负载或非门。例如，它还可与增强负载或非门(或二极管负载)一起使用。最后，为了相对于VT变化更加稳健，可提供两个负载晶体管。本公开的方法还可用于增加或移除电阻器负载，或者在补偿技术方面用于增加或移除伪pMOS或伪nMOS负载。 [0087] 8位薄膜微处理器使用混合氧化物有机互补薄膜技术制作，包括在通过根据本公开的方法的喷墨印刷的制作之后格式化的存储器。n型晶体管基于溶液加工的n型金属氧化物半导体，并且p型晶体管使用有机半导体。如与利用单极逻辑门的先前工作相比，更高迁移率的n型半导体和互补逻辑的使用允许>50x速度的改进。它还为设计增加了鲁棒性，这允许更复杂和完整的标准单元库。微处理器由两个部分(处理器核芯片和指令发生器)组成。指令被存储在通过根据本公开的方法的后制作喷墨印刷步骤而格式化的一写多读(WORM)存储器中。该存储器还被称为印刷可编程一读存储器(P2ROM)。整个加工在与塑料箔基板兼容的温度(即，在250℃或者在其以下)进行。 [0088] 混合有机/氧化物互补晶体管的典型输出特性在图3中示出。图3(a)示出典型溶液加工的氧化物n型晶体管的输出特性而图3(b)示出典型蒸发并五苯的p型晶体管的输出特性。该技术用于复杂设计针对双向RFID标签已经得以证明，并且已经在柔性基板上得以证明。逻辑门的p:n晶体管比率已经被选为3:1，由此氧化物n-TFT的最小器件尺寸等于50/5μm/μm且有机p-TFT的最小器件尺寸等于150/5μm/μm。典型逆变器特性在图3(c)中示出。电路实现基于在Si/SiO2基板上制作的底栅顶部S/D触点氧化物n-TFT和底部S/D触点有机p-TCT。 [0089] 薄膜微处理器被分割成两个单独的芯片，为处理器核芯片以及通用指令发生器或P2ROM。P2ROM芯片是借助于根据本公开的喷墨印刷导电油墨而配置的一次性可编程ROM存储器，在该示例中导电油墨含银。使用该方法，通用指令发生器被转换成专用指令发生器。通用指令发生器的框图在图1(a)中描绘。它由4位程序计数器(PC)、一次选择每一条指令线的4-16解码器、可印刷(可配置)WORM存储器、以及使用下一个opcode(操作码)更新每一个时钟周期以驱动微处理器的9位寄存器组成。每一个印刷的连接结果导致逻辑1，而未印刷的连接导致逻辑0。可印刷WORM存储器被设计为单极n-TFT或非门，在驱动和负载晶体管之间具有1:10的比率。驱动晶体管具有140/5μm/μm的尺寸，而负载晶体管具有1400/5μm/μm的尺寸。为了保证对于连接和需要多个选择晶体管的情况的良好的或非门特性，还可通过喷墨印刷来添加高达5个以上的负载晶体管，如图1(b)所解说的。 [0090] 图4示出被分成混合互补部分和单极n-TFT部分的P2ROM指令发生器芯片的布局。为了评价P2ROM芯片，印刷指令以执行运行的平均器算法(outnew＝0.5round(in+outold))。 已经为运行的平均器算法印刷前十二条线。不印刷指令发生器中的其它四条线并且因此导致NOOP(不操作)命令。在将值存储到输出寄存器中之前，这些指令运行算法两次。由于LSR指令只在存储到输出寄存器中之后执行，因此输出代码是7位代码，其比6位输入多一位更精确。图5描绘P2ROM芯片在10V的电源电压和650Hz的最大时钟频率处的准确行为。它生成寄存器选择位和操作码来驱动处理器核芯片以执行运行的平均器算法。指令的次序还在图 5中详述。 [0091] 最后，处理器核和P2ROM芯片连接。图6示出两个芯片在500Hz的时钟频率处连接时的测量结果。当输入从0切换到7(十六进制)时，输出在7、C和E之间求平均并且在E处保持恒定(十六进制)。 [0092] 图7示出RFID应答器芯片的64位代码发生器50的框图的示例。代码发生器50包括时钟发生器51、3位二进制计数器52、8:1复用器53、8位线选择框54、存储定制识别代码的64位WORM存储器55、以及输出寄存器56。例如，识别代码可在电路制作之后例如如上所述通过喷墨印刷或者通过激光切割来写入存储器。当向应答器芯片供电时，时钟信号60由时钟发生器51生成。时钟信号60用于为输出寄存器56、3位二进制计数器52、以及8位线选择电路54计时。线选择电路54具有内部3位二进制计数器和3至8解码器。该框选择存储器55中的一行八位，包括该代码(这例如通过导通相应的驱动晶体管来完成)。3位二进制计数器52驱动8:1复用器53，该复用器选择存储器55中的一列八位。在所选行和所选列的交点处的数据位经由复用器53传输到输出寄存器56，该输出寄存器将时钟信号的上升沿上的该位发送到调制晶体管(在图7中未示出)。在行中的所有八位已经被传送到输出寄存器之后，3位二进制计数器52的三位还在8位线选择框54中用于选择新的行。以此方式，识别的所有位在向电路供电之后读出。 [0093] 本公开的方法可用于修改WORM存储器55的薄膜逻辑门电路。WORM存储器55的每一列可例如包含如图1(b)所示的逻辑门电路10，其中每一个选择晶体管(驱动晶体管)对应于存储器矩阵的不同行。在制作电路之后且在将识别代码写入存储器之后，如上所述通过顺序地选择行(即，顺序地导通逻辑门电路10的单个选择晶体管，随后针对多个选择晶体管中的每一个选择晶体管)并且测量每一个逻辑门电路10的输出电压值(即，针对存储器矩阵的每一列)来读出存储器。每一个输出电压值被解释为逻辑电平，即逻辑1或逻辑0。如果从存储器读出的位(逻辑电平)不对应于识别代码的期望或预期位(逻辑电平)，附加负载元件则可连接到相应的逻辑门电路10或者负载元件可与相应的逻辑门电路10断开。 [0094] 以上描述详述了本公开的特定实施例。然而，将领会无论上文在文本中如何详细地显现，本公开可以许多方式实践。应当注意，在描述本公开的特定特征或方面时特定术语的使用不应用于暗示该术语在本文中重新定义以限于包括该术语相关联的本公开的特征或方面的任何具体特性。 [0095] 尽管以上详细描述已经示出、描述或指出如应用于各个实施例的本发明的新颖性特征，但是将理解本领域技术人员可做出所解释的器件或工艺的形式和细节的各种省略、替换和改变，而不背离本发明。 |
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