半导体芯片

申请号 CN201310372803.5 申请日 2013-08-23 公开(公告)号 CN103985413B 公开(公告)日 2019-08-09
申请人 爱思开海力士有限公司; 发明人 李仁宰;
摘要 一种 半导体 芯片包括:中心区域,所述中心区域具有多个第一 存储器 单元;以及第一边缘,所述第一边缘与中心区域的第一侧相邻。第一边缘包括第一区域和第二区域。第一区域包括多个第二存储器单元,第二区域包括第一焊盘部,地址 信号 、命令信号、 时钟信号 、数据信号和 控制信号 中的至少一个经由所述第一焊盘部而输入和输出。
权利要求

1.一种半导体芯片,包括:
中心区域,所述中心区域包括多个第一存储器单元;以及
第一边缘,所述第一边缘与所述中心区域的第一侧相邻,
其中,所述第一边缘包括第一区域和第二区域,
其中,所述第一区域包括多个第二存储器单元,所述第二区域包括第一焊盘部,地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个经由所述第一焊盘部而输入和输出,
其中,所述第一边缘和所述中心区域沿第一方向顺序地排列,以及
其中,所述第一区域和所述第二区域沿第二方向顺序地排列。
2.如权利要求1所述的半导体芯片,其中,所述第一存储器单元中的一些以及所有的所述第二存储器单元同时被同一存储体地址访问
3.如权利要求2所述的半导体芯片,还包括第二边缘,所述第二边缘与所述中心区域的第二侧相邻,
其中,所述第二边缘包括第二焊盘部。
4.如权利要求3所述的半导体芯片,其中,所述中心区域的所述第一侧和所述第二侧彼此相对。
5.如权利要求2所述的半导体芯片,还包括第二边缘,所述第二边缘与所述中心区域的第二侧相邻,
其中,所述第二边缘包括设置有第三存储器单元的第三区域、以及第二焊盘部,所述地址信号、所述命令信号、所述时钟信号、所述数据信号和所述控制信号中的至少一个经由所述第二焊盘部而输入和输出。
6.如权利要求5所述的半导体芯片,其中,所述中心区域的所述第一侧和所述第二侧彼此相对。
7.如权利要求6所述的半导体芯片,其中,所述第一存储器单元中的一些以及所有的所述第二存储器单元同时被同一存储体地址访问。
8.一种半导体芯片,包括沿第一方向顺序地排列的第一列至第三列,以及沿第二方向顺序地排列的第一行至第三行,所述半导体芯片包括:
第一边缘,所述第一边缘包括多个第一存储器单元,所述多个第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中;以及
中心区域,所述中心区域包括多个第二存储器单元,所述多个第二存储器单元设置在位于所述第二行的第二区域中,
其中,所述第一边缘与所述中心区域的第一侧相邻,
其中,所述第一边缘还包括第一焊盘部,所述第一焊盘部设置在位于所述第二列与所述第一行的交叉处的第三区域中。
9.如权利要求8所述的半导体芯片,其中,所述第二存储器单元中的一部分以及所有的所述第一存储器单元同时被同一存储体地址访问。
10.如权利要求8所述的半导体芯片,还包括:第一焊盘部,所述第一焊盘部设置在位于所述第二列与所述第一行的交叉处的第三区域中,其中,所述第一焊盘部接收或输出地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个。
11.如权利要求8所述的半导体芯片,还包括:多个第三存储器单元,所述多个第三存储器单元设置在位于所述第三列与所述第一行的交叉处的第四区域中。
12.如权利要求11所述的半导体芯片,其中,所有的所述第一存储器单元、所有的所述第二存储器单元、以及所述第三存储器单元的一部分同时被同一存储体地址访问。
13.如权利要求11所述的半导体芯片,其中,所述第一存储器单元和所述第三存储器单元同时被同一存储体地址访问。
14.如权利要求8所述的半导体芯片,还包括设置在所述第三行的第二焊盘部,其中,所述第二焊盘部接收或输出地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个。
15.一种半导体芯片,包括沿第一方向顺序地排列的第一列至第三列,以及沿第二方向顺序地排列的第一行至第三行,所述半导体芯片包括:
第一边缘,所述第一边缘包括多个第一存储器单元,所述多个第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中;
中心区域,所述中心区域包括多个第二存储器单元,所述多个第二存储器单元设置在位于所述第二行的第二区域中;
其中,所述第一边缘与所述中心区域的第一侧相邻,
其中,所述第一边缘还包括第一焊盘部,所述第一焊盘部设置在位于所述第二列与所述第一行的交叉处的第三区域中,
其中,所述第一边缘还包括多个第三存储器单元,所述多个第三存储器单元设置在位于所述第三列与所述第一行的交叉处的第四区域中,
其中,所述第一焊盘部接收或输出地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个。
16.如权利要求15所述的半导体芯片,其中,所有的所述第一存储器单元、所有的所述第三存储器单元、以及所述第二存储器单元的一部分同时被同一存储体地址访问。
17.如权利要求16所述的半导体芯片,其中,所述第一存储器单元和所述第三存储器单元同时被同一存储体地址访问。
18.如权利要求17所述的半导体芯片,还包括设置在所述第三行的第二焊盘部,其中,所述第二焊盘部接收或输出所述地址信号、所述命令信号、所述时钟信号、所述数据信号和所述控制信号中的至少一个。
19.一种半导体芯片,包括:
中心区域,所述中心区域包括第一存储器单元;以及
第一边缘,所述第一边缘与所述中心区域的第一侧相邻,
其中,所述第一边缘包括第一区域和第二区域,以及
其中,所述第一区域包括第二存储器单元,所述第二区域包括第一焊盘部,信号经由所述第一焊盘部而输入和输出,
其中,所述第一边缘和所述中心区域沿第一方向顺序地排列,以及
其中,所述第一区域和所述第二区域沿第二方向顺序地排列。
20.一种半导体芯片,包括:
沿第一方向顺序地排列的第一列和第二列;
沿第二方向顺序地排列的第一行和第二行,
其中,所述半导体芯片包括第一边缘,所述第一边缘包括第一存储器单元,所述第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中,
其中,所述半导体芯片包括中心区域,所述中心区域包括第二存储器单元,所述第二存储器单元设置在位于所述第二行的第二区域中,
其中,所述第一边缘与所述中心区域的第一侧相邻,
其中,所述第一边缘还包括第一焊盘部,所述第一焊盘部设置在位于所述第二列与所述第一行的交叉处的第三区域中。
21.如权利要求20所述的半导体芯片,还包括:
第三列,所述第三列沿所述第一方向与所述第二列顺序地排列;以及
第三行,所述第三行沿所述第二方向与所述第二行顺序地排列。
22.如权利要求20所述的半导体芯片:
其中,多个第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中;以及
其中,所述第一存储器单元和所述第二存储器单元大体同时被同一存储体地址访问。
23.一种半导体芯片,包括:
中心区域,所述中心区域包括多个第一存储器单元;
第一边缘,所述第一边缘与所述中心区域的第一侧相邻;以及
第二边缘,所述第二边缘与所述中心区域的第二侧相邻,
其中,所述第一边缘包括第一区域和第二区域,
其中,所述第一区域包括多个第二存储器单元,所述第二区域包括第一焊盘部,信号经由所述第一焊盘部而输入和输出,
其中,所述第二边缘包括第三区域和第四区域,以及
其中,所述第三区域包括多个第三存储器单元,所述第四区域包括第二焊盘部,信号经由所述第二焊盘部而输入和输出,
其中,所述第一边缘和所述中心区域沿第一方向顺序地排列,以及
其中,所述第一区域和所述第二区域沿第二方向顺序地排列。

说明书全文

半导体芯片

[0001] 相关申请的交叉引用
[0002] 本申请要求2013年2月7日向韩国知识产权局提交的韩国专利申请No.10-2013-0014155的优先权,其全部内容通过引用合并于此。

技术领域

[0003] 本公开的实施例总体而言涉及半导体芯片

背景技术

[0004] 在电子业中,随着更小型电子系统的发展,越来越需要高性能半导体器件。响应于这样的需求,已经开发了各种技术以提供大容量的半导体模。可以通过增加有限面积内所集成的存储器单元的数量来实现大容量的半导体模块。近来,广泛地使用了层叠两个或更多个半导体芯片的技术,以提供适于增加存储容量的大容量的半导体模块。
[0005] 在对边缘处具有焊盘的半导体芯片进行层叠的情况下,可能需要间隔件以在半导体芯片之间提供均匀的间隔。半导体芯片之间的间隔对于连接焊盘和接合线而言是必须的。然而,设置在半导体芯片之间的间隔可能会增加每个半导体模块的总高度。因此,在实现大容量的半导体模块方面会存在一些限制。
[0006] 当每个半导体芯片具有包括宽度和大于宽度的长度的矩形形状时,焊盘可以设置在每个半导体芯片的沿长度方向的两个边缘处,并且矩形的半导体芯片可以层叠成相互交叉以暴露出焊盘。在这种情况下,即使不在半导体芯片之间设置间隔件的情况下也可以在焊盘上提供空间。因此,即使不使用间隔件也可以将接合线与焊盘连接。然而,如果矩形的半导体芯片层叠成相互交叉,则每个半导体芯片的两个边缘可以作为悬垂(overhang),所述悬垂未被下方的半导体芯片物理性支撑。因此,与焊盘接合的接合线可能更容易被抬升而导致接合线故障。如果半导体芯片的长度增加,则悬垂的长度也会变得更长而导致更多的接合线故障。发明内容
[0007] 各种实施例针对半导体芯片。
[0008] 根据各种实施例,一种半导体芯片包括:中心区域,所述中心区域具有多个第一存储器单元;以及第一边缘,所述第一边缘与中心区域的第一侧相邻。第一边缘包括第一区域和第二区域。第一区域包括多个第二存储器单元,第二区域包括第一焊盘部,地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个经由所述第一焊盘部而输入和输出。
[0009] 根据进一步的实施例,一种半导体芯片包括:沿第一方向顺序地排列的第一列至第三列,以及沿第二方向顺序地排列的第一行至第三行。而且,所述半导体芯片包括多个第一存储器单元和多个第二存储器单元。所述多个第一存储器单元设置在位于第一列与第一行的交叉处的第一区域中,所述多个第二存储器单元设置在位于第二行的第二区域中。
[0010] 根据进一步的实施例,一种半导体芯片包括:沿第一方向顺序地排列的第一列至第三列,以及沿第二方向顺序地排列的第一行至第三行。所述半导体芯片包括:多个第一存储器单元,所述多个第一存储器单元设置在位于第一列与第一行的交叉处的第一区域中;多个第二存储器单元,所述多个第二存储器单元设置在位于第二行的第二区域中;第一焊盘部,所述第一焊盘部设置在位于第二列与第一行的交叉处的第三区域中;以及多个第三存储器单元,所述多个第三存储器单元设置在位于第三列与第一行的交叉处的第四区域中。第一焊盘部接收或输出地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个。
[0011] 根据一个实施例,一种半导体芯片包括:中心区域,所述中心区域包括第一存储器单元;以及第一边缘,所述第一边缘与中心区域的第一侧相邻,其中,第一边缘包括第一区域和第二区域,以及其中,第一区域包括第二存储器单元,第二区域包括第一焊盘部,信号经由所述第一焊盘部而输入和输出。
[0012] 根据一个实施例,一种半导体芯片包括:沿第一方向顺序地排列的第一列和第二列;沿第二方向顺序地排列的第一行和第二行;第一存储器单元,所述第一存储器单元设置在位于第一列与第一行的交叉处的第一区域中;以及第二存储器单元,所述第二存储器单元设置在位于第二行的第二区域中。
[0013] 根据一个实施例,一种半导体芯片包括:中心区域,所述中心区域包括多个第一存储器单元;以及第一边缘,所述第一边缘与中心区域的第一侧相邻;以及第二边缘,所述第二边缘与中心区域的第二侧相邻,其中,第一边缘包括第一区和第二区,其中,第一区包括多个第二存储器单元,第二区包括第一焊盘部,信号经由所述第一焊盘部而输入和输出,其中,第二边缘包括第三区域和第四区域,以及其中,第三区域包括多个第三存储器单元,第四区域包括第二焊盘,信号经由所述第二焊盘部而输入和输出。附图说明
[0014] 结合附图和随后的详细说明,发明构思的实施例将变得更加清楚,在附图中:
[0015] 图1是说明根据一个实施例的半导体芯片的配置的平面图;
[0016] 图2是说明根据一个实施例的半导体芯片的配置的平面图;
[0017] 图3是说明根据一个实施例的半导体芯片的配置的平面图;
[0018] 图4是说明根据一个实施例的半导体芯片的配置的平面图;以及
[0019] 图5是说明包括根据各种实施例的半导体芯片的半导体模块的一个实例的立体图。

具体实施方式

[0020] 在下文中将结合附图描述实施例的各种实例及其发明构思。然而,本文中描述的各种实施例仅出于说明目的,并不意在限制发明构思的范围。
[0021] 图1是说明根据一个实施例的半导体芯片的配置的平面图。
[0022] 如图1所示,根据一个实施例的半导体芯片可以具有沿第一方向X的第一侧宽度DW1,以及沿第二方向Y的第二侧宽度DW2。此外,半导体芯片可以包括沿第一方向X顺序地排列的第一至第三列,以及沿第二方向Y顺序地排列的第一至第三行。第一至第三列可以分别具有沿第一方向X的第一宽度PW1、第二宽度PW2和第三宽度PW3。第一至第三行可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。因此,第一侧宽度DW1可以与第一宽度PW1、第二宽度PW2和第三宽度PW3之和大体相等,第二侧宽度DW2可以与第四宽度PW4、第五宽度PW5和第六宽度PW6之和大体相等。
[0023] 半导体芯片可以包括设置在第一行中的第一边缘11、设置在第二行的中心区域12、以及设置在第三行的第二边缘13。因此,第一边缘11、中心区域12和第二边缘13可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。第一边缘11可以布置成与第二边缘13相对,与中心区域12的一侧相邻。即,中心区域12可以设置在第一边缘11与第二边缘13之间。
[0024] 第一边缘11可以包括沿第一方向X顺序地排列的第一区域111、第二区域112和第三区域113。第一区域111可以位于第一列与第一行的交叉处,第二区域112可以位于第二列与第一行的交叉处,第三区域113可以位于第三列与第一行的交叉处。因此,第一区域111可以具有沿第一方向X的第一宽度PW1和沿第二方向Y的第四宽度PW4,第二区域112可以具有沿第一方向X的第二宽度PW2和沿第二方向Y的第四宽度PW4,第三区域113可以具有沿第一方向X的第三宽度PW3和沿第二方向Y的第四宽度PW4。
[0025] 中心区域12可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第五宽度PW5。第二边缘13可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第六宽度PW6。
[0026] 第一至第八存储体设置在第一区域111、第三区域113和中心区域12中。第一至第八存储体每个可以包括四个四分之一存储体。也就是,第一存储体可以包括四个第一四分之一存储体QB1,第二存储体可以包括四个第二四分之一存储体QB2,第三存储体可以包括四个第三四分之一存储体QB3,第四存储体可以包括四个第四四分之一存储体QB4。类似地,第五存储体可以包括四个第五四分之一存储体QB5,第六存储体可以包括四个第六四分之一存储体QB6,第七存储体可以包括四个第七四分之一存储体QB7,第八存储体可以包括四个第八四分之一存储体QB8。每个四分之一存储体可以包括多个存储器单元。每个存储体(例如,四个四分之一存储体)中的存储器单元可以同时被同一存储体地址访问。在本实施例中,第一四分之一存储体QB1中的两个可以分别设置在第一区域111和第三区域113中。其它的四分之一存储体(例如,另外两个第一四分之一存储体QB1和第二至第八存储体中的所有四分之一存储体)可以设置在中心区域12中。虽然本实施例是结合每个存储体包括四个四分之一存储体并且每个存储体中的四个四分之一存储体同时被同一存储体地址访问的实例来描述的,但是发明构思并不局限于此。例如,在各种实施例中,构成每个存储体的子存储体的数量可以是二个、八个或更多个,并且设置在第一区域111、第三区域113和中心区域12中的每个中的四分之一存储体的数量可以与图1所示的实施例不同。
[0027] 第一焊盘部可以设置在第一边缘11的第二区域112中,第二焊盘部可以设置在第二边缘13中。地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个可以经由第一焊盘部或第二焊盘部输入或输出。例如,第一焊盘部可以包括输入和输出地址信号和命令信号的多个焊盘,第二焊盘部可以包括输入和输出数据信号、时钟信号和控制信号的多个焊盘。在本实施例中,第二边缘13可以被配置为仅包括第二焊盘部而不包括任何存储器单元,而发明构思不局限于此。例如,在不同的实施例中,第二边缘13可以类似于第一边缘11而被配置为包括存储器单元。
[0028] 如上所述,第一边缘11可以分为第一区域111、第二区域112和第三区域113,存储器单元可以设置在第一区域111和第三区域113中。此外,第一焊盘部可以设置在第二区域112中。因此,第一边缘11中可以设置存储器单元以及第一焊盘部,以将不带任何存储器单元的虚设区域的面积最小化。也就是,可以实现紧凑布局以提高半导体芯片的集成密度。此外,根据实施例,可以将虚设区域的面积最小化以减小沿第二方向Y的第二侧宽度DW2。因此,当将根据实施例的多个半导体芯片垂直地层叠成相互交叉时,层叠在最上面的半导体芯片上的上部半导体芯片的悬垂长度可以减小以降低接合线故障的几率。
[0029] 图2是说明根据一个实施例的半导体芯片的配置的平面图。
[0030] 如图2所示,根据一个实施例的半导体芯片可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第二侧宽度DW2。此外,半导体芯片可以包括沿第一方向X顺序地排列的第一至第三列,以及沿第二方向Y顺序地排列的第一至第三行。第一至第三列可以分别具有沿第一方向X的第一宽度PW1、第二宽度PW2和第三宽度PW3。第一至第三行可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。因此,第一侧宽度DW1可以与第一宽度PW1、第二宽度PW2和第三宽度PW3之和大体相同,第二侧宽度DW2可以与第四宽度PW4、第五宽度PW5和第六宽度PW6之和大体相同。
[0031] 半导体芯片可以包括设置在第一行的第一边缘21、设置在第二行的中心区域22、以及设置在第三行中的第二边缘23。因此,第一边缘21、中心区域22和第二边缘23可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。第一边缘21可以与第二边缘23相对地与中心区域22的一侧相邻。也就是,中心区域22可以设置在第一边缘21与第二边缘23之间。
[0032] 第一边缘21可以包括沿第一方向X顺序地排列的第一区域211、第二区域212和第三区域213。第一区域211可以位于第一列与第一行的交叉处,第二区域212可以位于第二列与第一行的交叉处,第三区域213可以位于第三列与第一行的交叉处。因此,第一区域211可以具有沿第一方向X的第一宽度PW1和沿第二方向Y的第四宽度PW4,第二区域212可以具有沿第一方向X的第二宽度PW2和沿第二方向Y的第四宽度PW4,第三区域213可以具有沿第一方向X的第三宽度PW3和沿第二方向Y的第四宽度PW4。
[0033] 中心区域22可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第五宽度PW5。第二边缘23可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第六宽度PW6。
[0034] 第一至第八存储体设置在第一区域211、第三区域213和中心区域22中。第一至第八存储体中的每个可以包括四个四分之一存储体。也就是,第一存储体可以包括四个第一四分之一存储体QB1,第二存储体可以包括四个第二四分之一存储体QB2,第三存储体可以包括四个第三四分之一存储体QB3,第四存储体可以包括四个第四四分之一存储体QB4。类似地,第五存储体可以包括四个第五四分之一存储体QB5,第六存储体可以包括四个第六四分之一存储体QB6,第七存储体可以包括四个第七四分之一存储体QB7,第八存储体可以包括四个第八四分之一存储体QB8。每个四分之一存储体可以包括多个存储器单元。每个存储体(例如,四个四分之一存储体)中的存储器单元可以同时被同一存储体地址访问。在本实施例中,第一四分之一存储体QB1中的两个可以分别设置在第一区域211和第三区域213中。其它的四分之一存储体(例如,另外两个第一四分之一存储体QB1和第二至第八存储体中的所有四分之一存储体)可以设置在中心区域22中。虽然本实施例是结合每个存储体包括四个四分之一存储体并且每个存储体中的四个四分之一存储体同时被同一存储体地址访问的实例来描述的,但是发明构思并不局限于此。例如,在各种实施例中,构成每个存储体的子存储体的数量可以是二个,八个或更多个,并且设置在第一区域211、第三区域213和中心区域22中的每个中的四分之一存储体的数量可以与图2所示的本实施例不同。根据本实施例,中心区域22中的四分之一存储体可以排列成“6×5”的矩阵形式,而图1的前述实施例的中心区域12中的四分之一存储体可以排列成“5×6”的阵列形式。也就是,根据本实施例,与图1所示的前述实施例相比,中心区域22中的行的数量减少。
[0035] 第一焊盘部可以设置在第一边缘21的第二区域212中,第二焊盘部可以设置在第二边缘23中。地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个可以经由第一焊盘部或第二焊盘部输入或输出。例如,第一焊盘部可以包括输入和输出地址信号和命令信号的多个焊盘,而第二焊盘部可以包括输入和输出数据信号、时钟信号和控制信号的多个焊盘。在本实施例中,第二边缘23可以被配置为仅包括第二焊盘部而不包括任何存储器单元,而发明构思不局限于此。例如,在不同的实施例中,第二边缘23可以类似于第一边缘21而被配置为包括存储器单元。
[0036] 如上所述,第一边缘21可以分为第一区域211、第二区域212和第三区域213,存储器单元可以设置在第一区域211和第三区域213中。此外,第一焊盘部可以设置在第二区域212中。因此,第一边缘21中可以设置存储器单元以及第一焊盘部,以将不带任何存储器单元的虚设区域的面积最小化。也就是,可以实现紧凑布局以增加半导体芯片的集成密度。此外,根据实施例,可以将虚设区域的面积最小化以减小沿第二方向Y的第二侧宽度DW2。因此,当将根据实施例的多个半导体芯片垂直地层叠成相互交叉时,层叠在最上面的半导体芯片上的上部半导体芯片的悬垂长度可以减小以降低接合线故障的几率。
[0037] 图3是说明根据一个实施例的半导体芯片的配置的平面图。
[0038] 如图3所示,根据一个实施例的半导体芯片可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第二侧宽度DW2。此外,半导体芯片可以包括沿第一方向X顺序地排列的第一至第三列,以及沿第二方向Y顺序地排列的第一至第三行。第一至第三列可以分别具有沿第一方向X的第一宽度PW1、第二宽度PW2和第三宽度PW3。第一至第三行可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。因此,第一侧宽度DW1可以与第一宽度PW1、第二宽度PW2和第三宽度PW3之和大体相同,第二侧宽度DW2可以与第四宽度PW4、第五宽度PW5和第六宽度PW6之和大体相同。
[0039] 半导体芯片可以包括设置在第一行的第一边缘31、设置在第二行的中心区域32、以及设置在第三行的第二边缘33。因此,第一边缘31、中心区域32和第二边缘33可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。第一边缘31可以与第二边缘33相对地与中心区域32的一侧相邻。也就是,中心区域32可以设置在第一边缘31与第二边缘33之间。
[0040] 第一边缘31可以包括沿第一方向X顺序地排列的第一区域311、第二区域312和第三区域313。第一区域311可以位于第一列与第一行的交叉处,第二区域312可以位于第二列与第一行的交叉处,第三区域313可以位于第三列与第一行的交叉处。因此,第一区域311可以具有沿第一方向X的第一宽度PW1和沿第二方向Y的第四宽度PW4,第二区域312可以具有沿第一方向X的第二宽度PW2和沿第二方向Y的第四宽度PW4,第三区域313可以具有沿第一方向X的第三宽度PW3和沿第二方向Y的第四宽度PW4。
[0041] 中心区域32可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第五宽度PW5。第二边缘33可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第六宽度PW6。
[0042] 第一至第八存储体设置在第一区域311、第三区域313和中心区域32中。第一至第八存储体中的每个可以包括四个四分之一存储体。也就是,第一存储体可以包括四个第一四分之一存储体QB1,第二存储体可以包括四个第二四分之一存储体QB2,第三存储体可以包括四个第三四分之一存储体QB3,第四存储体可以包括四个第四四分之一存储体QB4。类似地,第五存储体可以包括四个第五四分之一存储体QB5,第六存储体可以包括四个第六四分之一存储体QB6,第七存储体可以包括四个第七四分之一存储体QB7,第八存储体可以包括四个第八四分之一存储体QB8。每个四分之一存储体可以包括多个存储器单元。每个存储体(例如,四个四分之一存储体)中的存储器单元可以同时被同一存储体地址访问。在本实施例中,第一四分之一存储体QB1中的两个可以设置在第一区域311中,第一四分之一存储体QB1中的其它两个可以设置在第三区域313中。类似地,第二四分之一存储体QB2中的两个可以设置在第一区域311中,第二四分之一存储体QB2中的其它两个可以设置在第三区域313中。第三至第八存储体中的所有四分之一存储体可以设置在中心区域32中。虽然本实施例是结合每个存储体包括四个四分之一存储体并且每个存储体中的四个四分之一存储体同时被同一存储体地址访问的实例来描述的,但是发明构思并不局限于此。例如,在各个实施例中,构成每个存储体的子存储体的数量可以是二个、八个或更多个,并且设置在第一区域311、第三区域313和中心区域32中的每个中的四分之一存储体的数量可以与图3所示的本实施例不同。根据本实施例,中心区域32中的四分之一存储体可以排列成“6×4”的矩阵形式。也就是,根据本实施例,与图1和图2所示的前述实施例相比,中心区域32中的行的数量减少。
[0043] 第一焊盘部可以设置在第一边缘31的第二区域312中,第二焊盘部可以设置在第二边缘33中。地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个可以经由第一焊盘部或第二焊盘部输入或输出。例如,第一焊盘部可以包括输入和输出地址信号和命令信号的多个焊盘,第二焊盘部可以包括输入和输出数据信号、时钟信号和控制信号的多个焊盘。在本实施例中,第二边缘33可以被配置为仅包括第二焊盘部而不包括任何存储器单元,而发明构思不局限于此。例如,在不同的实施例中,第二边缘33可以类似于第一边缘31而被配置为包括存储器单元。
[0044] 如上所述,第一边缘31可以分为第一区域311、第二区域312和第三区域313,存储器单元可以设置在第一区域311和第三区域313中。此外,第一焊盘部可以设置在第二区域312中。因此,第一边缘31中可以设置存储器单元以及第一焊盘部,以将不带任何存储器单元的虚设区域的面积最小化。也就是,可以实现紧凑布局以提高半导体芯片的集成密度。此外,根据实施例,可以将虚设区域的面积最小化以减小沿第二方向Y的第二侧宽度DW2。因此,当将根据实施例的多个半导体芯片垂直地层叠成相互交叉时,层叠在最上面的半导体芯片上的上部半导体芯片的悬垂长度可以减小以降低接合线故障的几率。
[0045] 图4是说明根据一个实施例的半导体芯片的配置的平面图。
[0046] 如图4所示,根据一个实施例的半导体芯片可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第二侧宽度DW2。此外,半导体芯片可以包括沿第一方向X顺序地排列的第一至第三列,以及沿第二方向Y顺序地排列的第一至第三行。第一至第三列可以分别具有沿第一方向X的第一宽度PW1、第二宽度PW2和第三宽度PW3。第一至第三行可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。因此,第一侧宽度DW1可以与第一宽度PW1、第二宽度PW2和第三宽度PW3之和大体相同,第二侧宽度DW2可以与第四宽度PW4、第五宽度PW5和第六宽度PW6之和大体相同。
[0047] 半导体芯片可以包括设置在第一行的第一边缘41、设置在第二行的中心区域42、以及设置在第三行的第二边缘43。因此,第一边缘41、中心区域42和第二边缘43可以分别具有沿第二方向Y的第四宽度PW4、第五宽度PW5和第六宽度PW6。第一边缘41可以与第二边缘43相对地与中心区域42的一侧相邻。也就是,中心区域42可以设置在第一边缘41与第二边缘43之间。
[0048] 第一边缘41可以包括沿第一方向X顺序地排列的第一区域411、第二区域412和第三区域413。第一区域411可以位于第一列与第一行的交叉处,第二区域412可以位于第二列与第一行的交叉处,第三区域413可以位于第三列与第一行的交叉处。因此,第一区域411可以具有沿第一方向X的第一宽度PW1和沿第二方向Y的第四宽度PW4,第二区域412可以具有沿第一方向X的第二宽度PW2和沿第二方向Y的第四宽度PW4,第三区域413可以具有沿第一方向X的第三宽度PW3和沿第二方向Y的第四宽度PW4。
[0049] 中心区域42可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第五宽度PW5。第二边缘43可以具有沿第一方向X的第一侧宽度DW1和沿第二方向Y的第六宽度PW6。
[0050] 第一至第八存储体设置在第一区域411、第三区域413和中心区域42中。第一至第八存储体中的每个可以包括四个四分之一存储体。也就是,第一存储体可以包括四个第一四分之一存储体QB1,第二存储体可以包括四个第二四分之一存储体QB2,第三存储体可以包括四个第三四分之一存储体QB3,第四存储体可以包括四个第四四分之一存储体QB4。类似地,第五存储体可以包括四个第五四分之一存储体QB5,第六存储体可以包括四个第六四分之一存储体QB6,第七存储体可以包括四个第七四分之一存储体QB7,第八存储体可以包括四个第八四分之一存储体QB8。每个四分之一存储体可以包括多个存储器单元。每个存储体(例如,四个四分之一存储体)中的存储器单元可以同时被同一存储体地址访问。在本实施例中,第一四分之一存储体QB1中的两个可以设置在第一区域411中,第一四分之一存储体QB1中的其它两个可以设置在第三区域413中。第二至第八存储体中的所有四分之一存储体可以设置在中心区域42中。虽然本实施例是结合每个存储体包括四个四分之一存储体并且每个存储体中的四个四分之一存储体同时被同一存储体地址访问的实例来描述的,但是发明构思并不局限于此。例如,在不同的实施例中,构成每个存储体的子存储体的数量可以是二个、八个或更多个,并且设置在第一区域411、第三区域413和中心区域42中的每个中的四分之一存储体的数量可以与图4所示的本实施例不同。根据本实施例,中心区域42中的四分之一存储体可以排列成“7×4”的矩阵形式。
[0051] 第一焊盘部可以设置在第一边缘41的第二区域412中,第二焊盘部可以设置在第二边缘43中。地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个可以经由第一焊盘部或第二焊盘部输入或输出。例如,第一焊盘部可以包括输入和输出地址信号和命令信号的多个焊盘,第二焊盘部可以包括输入和输出数据信号、时钟信号和控制信号的多个焊盘。在本实施例中,第二边缘43可以被配置为仅包括第二焊盘部而不包括任何存储器单元,而发明构思不局限于此。例如,在不同的实施例中,第二边缘43可以类似于第一边缘41而被配置为包括存储器单元。
[0052] 如上所述,第一边缘41可以分为第一区域411、第二区域412和第三区域413,存储器单元可以设置在第一区域411和第三区域413中。此外,第一焊盘部可以设置在第二区域412中。因此,第一边缘41中可以设置存储器单元以及第一焊盘部,以将不带任何存储器单元的虚设区域的面积最小化。也就是,可以实现紧凑布局以增加半导体芯片的集成密度。此外,根据一个实施例,可以将虚设区域的面积最小化以减小沿第二方向Y的第二侧宽度DW2。
因此,当将根据实施例的多个半导体芯片垂直地层叠成相互交叉时,层叠在最上面的半导体芯片上的上部半导体芯片的悬垂长度可以减小以降低接合线故障的几率。
[0053] 如结合图1至图4所描述的,根据实施例,可以在半导体芯片的至少一个边缘处设置存储器单元以及焊盘部。因此,可以减小虚设区域的面积以减小半导体芯片的长度。结果,可以利用紧凑布局来实现高集成的半导体芯片。此外,当将根据实施例的多个半导体芯片垂直地层叠成相互交叉时,层叠在最上面的半导体芯片上的上部半导体芯片的悬垂长度可以减小以降低接合线故障的几率。
[0054] 图5是说明包括根据各种实施例的半导体芯片的半导体模块的一个实例的立体图。
[0055] 参见图5,第一半导体芯片5可以层叠在第二半导体芯片6上。第一半导体芯片5和第二半导体芯片6中的每个可以具有与结合图1至图4所述的半导体芯片中的任何一个相同的配置,并且第一半导体芯片5可以被层叠成横跨在第二半导体芯片6上方。因此,第一半导体芯片5的两个边缘可以对应于悬垂51。在此情况下,第一半导体芯片5的长度可以减小,因为存储器单元还设置在第一半导体芯片5的两个边缘中的至少一个处,如结合图1至图4所示。因此,悬垂51的长度也可以减小。如上所述,接合线故障的几率可以降低。
[0056] 以上出于说明目的公开了发明构思的实施例。本领域技术人员将理解,在不脱离所附权利要求公开的发明构思的范围和主旨的情况下,可以进行各种修改、增加和替换。
[0057] 通过以上实施例可以看出,本申请提供了以下的技术方案。
[0058] 技术方案1.一种半导体芯片,包括:
[0059] 中心区域,所述中心区域包括多个第一存储器单元;以及
[0060] 第一边缘,所述第一边缘与所述中心区域的第一侧相邻,
[0061] 其中,所述第一边缘包括第一区域和第二区域,以及
[0062] 其中,所述第一区域包括多个第二存储器单元,所述第二区域包括第一焊盘部,地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个经由所述第一焊盘部而输入和输出。
[0063] 技术方案2.如技术方案1所述的半导体芯片,其中,所述第一存储器单元中的一些以及所有的所述第二存储器单元同时被同一存储体地址访问。
[0064] 技术方案3.如技术方案2所述的半导体芯片,还包括第二边缘,所述第二边缘与所述中心区域的第二侧相邻,
[0065] 其中,所述第二边缘包括第二焊盘部。
[0066] 技术方案4.如技术方案3所述的半导体芯片,其中,所述中心区域的所述第一侧和所述第二侧彼此相对。
[0067] 技术方案5.如技术方案2所述的半导体芯片,还包括第二边缘,所述第二边缘与所述中心区域的第二侧相邻,
[0068] 其中,所述第二边缘包括设置有第三存储器单元的第三区域、以及第二焊盘部,所述地址信号、所述命令信号、所述时钟信号、所述数据信号和所述控制信号中的至少一个经由所述第二焊盘部而输入和输出。
[0069] 技术方案6.如技术方案5所述的半导体芯片,其中,所述中心区域的所述第一侧和所述第二侧彼此相对。
[0070] 技术方案7.如技术方案6所述的半导体芯片,其中,所述第一存储器单元中的一些以及所有的所述第二存储器单元同时被同一存储体地址访问。
[0071] 技术方案8.一种半导体芯片,包括沿第一方向顺序地排列的第一列至第三列,以及沿第二方向顺序地排列的第一行至第三行,所述半导体芯片包括:
[0072] 多个第一存储器单元,所述多个第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中;以及
[0073] 多个第二存储器单元,所述多个第二存储器单元设置在位于所述第二行的第二区域中。
[0074] 技术方案9.如技术方案8所述的半导体芯片,其中,所述第二存储器单元中的一部分以及所有的所述第一存储器单元同时被同一存储体地址访问。
[0075] 技术方案10.如技术方案8所述的半导体芯片,还包括:第一焊盘部,所述第一焊盘部设置在位于所述第二列与所述第一行的交叉处的第三区域中,
[0076] 其中,所述第一焊盘部接收或输出地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个。
[0077] 技术方案11.如技术方案8所述的半导体芯片,还包括:多个第三存储器单元,所述多个第三存储器单元设置在位于所述第三列与所述第一行的交叉处的第四区域中。
[0078] 技术方案12.如技术方案11所述的半导体芯片,其中,所有的所述第一存储器单元、所有的所述第二存储器单元、以及所述第三存储器单元的一部分同时被同一存储体地址访问。
[0079] 技术方案13.如技术方案11所述的半导体芯片,其中,所述第一存储器单元和所述第三存储器单元同时被同一存储体地址访问。
[0080] 技术方案14.如技术方案8所述的半导体芯片,还包括设置在所述第三行的第二焊盘部,
[0081] 其中,所述第二焊盘部接收或输出地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个。
[0082] 技术方案15.一种半导体芯片,包括沿第一方向顺序地排列的第一列至第三列,以及沿第二方向顺序地排列的第一行至第三行,所述半导体芯片包括:
[0083] 多个第一存储器单元,所述多个第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中;
[0084] 多个第二存储器单元,所述多个第二存储器单元设置在位于所述第二行的第二区域中;
[0085] 第一焊盘部,所述第一焊盘部设置在位于所述第二列与所述第一行的交叉处的第三区域中;以及
[0086] 多个第三存储器单元,所述多个第三存储器单元设置在位于所述第三列与所述第一行的交叉处的第四区域中,
[0087] 其中,所述第一焊盘部接收或输出地址信号、命令信号、时钟信号、数据信号和控制信号中的至少一个。
[0088] 技术方案16.如技术方案15所述的半导体芯片,其中,所有的所述第一存储器单元、所有的所述第三存储器单元、以及所述第二存储器单元的一部分同时被同一存储体地址访问。
[0089] 技术方案17.如技术方案16所述的半导体芯片,其中,所述第一存储器单元和所述第三存储器单元同时被同一存储体地址访问。
[0090] 技术方案18.如技术方案17所述的半导体芯片,还包括设置在所述第三行的第二焊盘部,
[0091] 其中,所述第二焊盘部接收或输出所述地址信号、所述命令信号、所述时钟信号、所述数据信号和所述控制信号中的至少一个。
[0092] 技术方案19.一种半导体芯片,包括:
[0093] 中心区域,所述中心区域包括第一存储器单元;以及
[0094] 第一边缘,所述第一边缘与所述中心区域的第一侧相邻,
[0095] 其中,所述第一边缘包括第一区域和第二区域,以及
[0096] 其中,所述第一区域包括第二存储器单元,所述第二区域包括第一焊盘部,信号经由所述第一焊盘部而输入和输出。
[0097] 技术方案20.一种半导体芯片,包括:
[0098] 沿第一方向顺序地排列的第一列和第二列;
[0099] 沿第二方向顺序地排列的第一行和第二行;
[0100] 第一存储器单元,所述第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中;以及
[0101] 第二存储器单元,所述第二存储器单元设置在位于所述第二行的第二区域中。
[0102] 技术方案21.如技术方案20所述的半导体芯片,还包括:
[0103] 第三列,所述第三列沿所述第一方向与所述第二列顺序地排列;以及[0104] 第三行,所述第三行沿所述第二方向与所述第二行顺序地排列。
[0105] 技术方案22.如技术方案20所述的半导体芯片:
[0106] 其中,多个第一存储器单元设置在位于所述第一列与所述第一行的交叉处的第一区域中;以及
[0107] 其中,所述第一存储器单元和所述第二存储器单元大体同时被同一存储体地址访问。
[0108] 技术方案23.一种半导体芯片,包括:
[0109] 中心区域,所述中心区域包括多个第一存储器单元;
[0110] 第一边缘,所述第一边缘与所述中心区域的第一侧相邻;以及
[0111] 第二边缘,所述第二边缘与所述中心区域的第二侧相邻,
[0112] 其中,所述第一边缘包括第一区域和第二区域,
[0113] 其中,所述第一区域包括多个第二存储器单元,所述第二区域包括第一焊盘部,信号经由所述第一焊盘部而输入和输出,
[0114] 其中,所述第二边缘包括第三区域和第四区域,以及
[0115] 其中,所述第三区域包括多个第三存储器单元,所述第四区域包括第二焊盘部,信号经由所述第二焊盘部而输入和输出。
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