选通驱动电路和使用该选通驱动电路的显示装置 |
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| 申请号 | CN201611048306.X | 申请日 | 2016-11-22 | 公开(公告)号 | CN106847201B | 公开(公告)日 | 2019-08-06 |
| 申请人 | 乐金显示有限公司; | 发明人 | 金昺逸; | ||||
| 摘要 | 提供了一种选通驱动 电路 和使用该选通驱动电路的显示装置，并且所述选通驱动电路包括具有多个级的移位寄存器。第n级包括：自动复位电路，所述自动复位电路接收第一时钟以及从第(n‑1)级接收的进位 信号 ，当所述第一时钟处于高 电压 并且所述进位信号处于 低电压 时，所述自动复位电路将Q 节点 调节为低电压，并且当所述第一时钟和所述进位信号二者处于高电压时，所述自动复位电路将所述Q节点调节为高电压，其中n是正整数。 | ||||||
| 权利要求 | 1.一种具有移位寄存器的选通驱动电路，所述移位寄存器具有包括第n级的多个级，其中，n是正整数，该第n级包括： |
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| 说明书全文 | 选通驱动电路和使用该选通驱动电路的显示装置技术领域背景技术[0002] 平板显示装置包括液晶显示(LCD)装置和有机发光二极管(OLED)显示器等。显示装置的驱动电路通常包括：像素阵列，图像显示在像素阵列上；数据驱动电路，其将数据信号供应给像素阵列的数据线；选通驱动电路，其将与数据信号同步的选通脉冲(或扫描脉冲)依次供应给像素阵列的选通线；定时控制器，其控制数据驱动电路和选通驱动电路；等等。 [0003] 各个像素包括薄膜晶体管(TFT)，所述薄膜晶体管响应于通过选通线供应的选通脉冲，将数据线的电压供应给像素电极。选通脉冲在选通高电压VGH与选通低电压VGL之间摆动。选通高电压VGH被设置为比形成在显示面板上的TFT的阈值电压高的电压，并且选通低电压VGL被设置为比TFT的阈值电压低的电压。像素的TFT响应于选通高电压VGH而导通。 [0004] 已经采用了用于将选通驱动电路与像素阵列一起嵌入在显示面板中的技术。嵌入在显示面板中的选通驱动电路被称为面板中栅极(GIP)电路。GIP电路包括通常包括多个相关地连接的级的移位寄存器。各个级响应于起始脉冲生成输出，并且根据移位时钟对输出进行移位。 [0005] 移位寄存器的级包括对选通线充电的Q节点、使选通线放电的QB(Q bar)节点以及连接到Q节点和QB节点的开关电路。开关电路响应于起始脉冲或者来自前一级的输出而使Q节点放电，以便使选通线的电压上升，并且响应于复位脉冲或者来自下一级的输出而对QB节点充电。开关电路包括按照金属氧化物半导体场效应晶体管(MOSFET)的结构的TFT。 [0006] GIP电路直接形成在显示面板的边框上，这使得难以设计窄边框。为了具体实现窄边框，已经对GIP电路的简单配置进行了许多研究。然而，GIP电路通常需要用于稳定操作的特定电路，这使得难以设计GIP电路的简单配置。 [0007] 紧接在嵌入有GIP电路的显示装置通电之后，GIP电路中的Q节点和QB节点立即处于随机状态。在随机状态下，GIP电路可能发生故障以生成异常输出。为了GIP电路的稳定操作，复位信号通常被供应给GIP电路的所有级，使得可以在Q＝低并且QB＝高的情况下执行初始化处理。为此，通常需要用于将RST信号供应给GIP电路的复位(RST)线。 [0008] 在GIP电路的移位寄存器中，多个级彼此级联连接。为了生成输出信号，各个级接收用于对Q节点预充电的第一进位信号Gout_Pre。在生成输出信号之后，各个级接收用于使Q节点放电的第二进位信号Gout_Post。为此，添加了不生成输出但向其它级供应进位信号的虚设级。例如，第(n+1)级(或端部生成器)连接到输出最后一个选通脉冲的第n级(n是大于2的正整数)。第(n+1)级不输出选通脉冲，而是将第二进位信号Gout_Post供应给第n级。 [0009] 为了减小边框的尺寸，现在正在进行许多研究以优化GIP电路。然而，因为GIP电路通常需要用于正常或稳定操作的特定电路元件和信号线，所以可能难以减小GIP电路的尺寸以及边框的尺寸。发明内容 [0010] 因此，本公开涉及一种显示装置以及驱动该显示装置的方法，其基本上消除了由于现有技术的限制和缺点导致的一个或更多个问题。 [0011] 本公开的优点在于提供一种具有窄边框的显示装置。 [0012] 本公开的实施方式的另外的优点和特征将在下面的描述中被部分地阐述，并且对于本领域普通技术人员而言在查阅下文之后部分地将变得明显或者可以从本发明的实践而得知。通过在书面描述及其权利要求以及附图中具体指出的结构可以实现并获得本发明的实施方式的目的和其它优点。 [0013] 为了实现这些目的和其它优点，并且根据本发明的目的，如在本文中所具体实现并广义描述的，选通驱动电路具有包括多个相关地连接的级的移位寄存器。 [0014] 所述第n级(n是正整数)可以包括：自动复位电路，所述自动复位电路接收第一时钟和来自第(n-1)级的进位信号，当所述第一时钟处于高电压并且所述进位信号处于低电压时，将Q节点调节为低电压，并且当所述第一时钟和所述进位信号二者处于高电压时，将所述Q节点调节为高电压。 [0015] 所述第n级还可以包括：锁存器，所述锁存器连接在所述Q节点与QB节点之间；以及缓冲器，所述缓冲器被配置为在所述Q节点的电压是高电压并且第二时钟在高电压下被接收时使输出电压上升，并且在所述QB节点的电压是高电压时使所述输出电压下降。所述第一时钟与所述进位信号同步。 [0016] 根据本公开的实施方式的显示装置包括所述选通驱动电路。 [0017] 要理解的是，本发明的以上总体描述和以下详细描述二者是示例性和说明性的，并且旨在提供对要求保护的本发明的进一步说明。 附图说明[0019] 图1是例示了根据本公开的实施方式的显示装置的驱动电路的框图。 [0020] 图2是例示了面板中栅极(GIP)电路中的选通定时控制信号和相关地连接的级的图。 [0021] 图3是例示了图2中示出的级的电路图。 [0022] 图4是例示了图3中示出的级的操作的波形图。 具体实施方式[0023] 提供以下描述以帮助读者获得对本文描述的方法、设备和/或系统的全面理解。因此，将向本领域普通技术人员建议本文描述的方法、设备和/或系统的各种改变、修改和等同物。另外，为了更加清楚和简明，可以省略对公知功能和结构的描述。 [0024] 参照图1和图2，根据本公开的实施方式的显示装置包括显示面板PNL和用于将输入图像的数据写入显示面板PNL的像素阵列AA的显示面板驱动电路。 [0026] 显示面板PNL包括：数据线12；选通线14，其以正交方式与数据线12交叉；以及像素阵列AA，其中由数据线12和选通线14限定的像素按照矩阵布置。输入图像显示在像素阵列AA上。 [0027] 显示面板驱动电路包括：数据驱动电路SIC，其将数据电压供应给数据线12；选通驱动电路LS和GIP，其将与数据电压同步的选通脉冲依次供应给选通线14；以及定时控制器(TCON)。 [0028] 定时控制器TCON将从外部主机系统接收的输入图像的数据发送到数据驱动电路SIC。定时控制器TCON从外部主机系统接收变得与输入图像同步的定时信号，诸如垂直同步信号、水平同步信号、数据使能信号、时钟等。参照接收的定时信号，定时控制器TCON生成用于对分别操作数据驱动电路SIC和选通驱动电路的定时进行控制的定时控制信号。 [0029] 主机系统可以被实现为以下项目之一：电视系统、机顶盒、导航系统、DVD播放器、蓝光播放器、个人计算机(PC)、家庭影院系统和电话系统。主机系统将从各种视频源接收的输入图像的像素数据发送到定时控制器TCON，并且将与像素数据同步的定时信号发送到定时控制器TCON。 [0030] 数据驱动电路SIC由定时控制器TCON供应输入图像的数据和数据定时控制信号。数据驱动电路SIC通过在定时控制器TCON的控制下将输入图像的数据转换为伽马补偿电压来生成数据电压，并且将该数据电压输出到数据线12。数据驱动电路SIC包括多个源驱动器集成电路(IC)。源驱动器IC可以通过玻璃上芯片(COG)工艺或载带自动结合(TAB)工艺连接到数据线12。 [0031] 选通驱动电路包括电平移位器LS和GIP电路GIP。在由电平移位器LS转换选通时序控制信号的电压电平之后，从定时控制器TCON输出的选通定时控制信号被输入到GIP电路。选通定时控制信号包括起始脉冲VST(L)和VST(R)以及移位时钟CLK(L)和CLK(R)。 [0032] 由于输入到电平移位器LS的信号是数字信号，所以该信号不能驱动显示面板PNL的薄膜晶体管(TFT)。电平移位器LS对从定时控制器TCON接收的选通定时控制信号的电压进行移位，以将选通定时控制信号转换为在选通低电压VGL与选通高电压VGH之间摆动的电压的信号。选通高电压VGH被设置为比形成在显示面板PNL上的TFT的阈值电压高的电压，并且选通低电压VGH被设置为比TFT的阈值电压低的电压。 [0033] GIP电路GIP可以形成在显示面板PNL的一侧的边缘上或者显示面板PNL的两侧的边缘上。GIP电路GIP包括被输入有起始脉冲VST(L)和VST(R)以及移位时钟CLK(L)和CLK(R)的移位寄存器。在GIP电路GIP被形成在边框的两侧的情况下，如图2所示，起始脉冲VST(L)和VST(R)以及移位时钟CLK(L)和CLK(R)分别被供应给左GIP电路GIP和右GIP电路GIP。 [0034] 左GIP电路GIP包括按照命名的顺序将选通脉冲依次供应给奇数编号的选通线G1、G3、...、Gn-1的第一移位寄存器。右GIP电路GIP包括被布置在显示面板PNL的右侧并且按照命名的顺序将选通脉冲依次供应给偶数编号的选通线G2、G4、...、Gn的第二移位寄存器。 [0035] 第一移位寄存器包括级联连接的连接级SL1至SLn/2。第一移位寄存器的级SL1至SLn/2响应于起始脉冲VST(L)开始输出选通脉冲，并且响应于移位时钟CLK(L)来对选通脉冲进行移位。从级SL1至SLn/2分别输出的选通脉冲被供应给奇数编号的选通线G1、G3、...、Gn-1，并且同时，作为进位信号Gout-Pre被输入到下一级。 [0036] 第二移位寄存器包括级联连接的级SR1至SRn/2。第二移位寄存器的级SR1至SRn/2响应于起始脉冲VST(R)开始输出选通脉冲，并且响应于移位时钟CLK(R)来对选通脉冲进行移位。从级SR1至SRn/2分别输出的选通脉冲被供应给偶数编号的选通线G2、G4、...、Gn，并且同时，作为进位信号Gout_Pre被输入到下一级。 [0037] 如图3所例示，GIP电路GIP的各个级用作包括互补型金属氧化物半导体(CMOS)晶体管的SR锁存器。各个级利用进位信号Gout_Pre和第一时钟CLKA来控制自动复位，并且利用第一时钟CLKA来控制缓冲器关闭定时。结果，本公开的实施方式可以不需要虚设级(或端部生成器)。因此，从根据本公开的实施方式的GIP电路中移除上述组件，这使得易于设计窄边框。 [0038] 图3是详细例示了图2中示出的级的电路图。图3中示出的电路是第n级电路(“n”是正整数)。在图3中，M1、M3、M5、M7、M9和M11被实现为n型金属氧化物硅场效应晶体管(MOSFET)(在下文中，称为“NMOS”)，M2、M4、M6、M8和M10被实现为p型MOSFET(在下文中，称为“PMOS”)。图4是例示了图3中示出的级的操作的波形图。 [0039] 参照图3和图4，各个级包括自动复位电路31、锁存器32和缓冲器33。 [0040] 移位时钟CLK(L)或CLK(R)、从前一级接收的进位信号/起始脉冲VST(L)和VST(R)、选通高电压VGH和选通低电压VGL被输入到各个级。 [0041] 输入到除第一级之外的第n级的进位信号是来自第(n-1)级的输出Gout。不是进位信号Gout_Pre，而是起始脉冲VST(L)或VST(R)被输入到第一级SL1或SR1。移位时钟CLK(L)或CLK(R)包括第一时钟CLKA和相对于第一时钟CLKA具有相位差的第二时钟CLKB。第二时钟CLKB在第一时钟CLKA之后发生。第一时钟CLKA变为与进位信号Gout_Pre同步。在GIP电路形成在显示面板PNL的一侧边框中的情况下，第二时钟CLKB可以与第一时钟CLKA反相地发生。 [0042] 自动复位电路31和缓冲器33中的每一个包括传输门(TG)。TG是NMOS和PMOS并联连接以减小导通电阻RON并且能够在全范围的电压下被驱动的开关元件。例如，在给定VGH＝10V，VGL＝0V，Vth＝1V并且Vgs＝10V的情况下，如果驱动范围为 则NMOS的输出电压范围为 并且PMOS的输出电压范围为 在这种情况下，Vth表示阈值电 压，Vgs表示栅-源电压。由于NMOS和PMOS并联连接，因此可以用 的输出电压范围(即，全范围)来驱动TG。 [0043] 自动复位电路31接收第一时钟CLKA以及从第(n-1)级接收的进位信号Gout_Pre。如果CLKA＝高且Gout_Pre＝低，则自动复位电路31将Q节点Q的电压调节为Q＝低。另选地，如果CLKA＝高且Gout_Pre＝高，则自动复位电路31将Q节点Q的电压调节为Q＝高。自动复位电路31包括第一TG M1或M2、第二NMOS M3和第二PMOS M4。第一TG包括彼此并联连接的第一NMOS M1和第一PMOS M2。第一时钟CLKA和进位信号Gout_Pre被输入到第一TG。 [0044] NMOS时钟M1响应于第一时钟CLKA而导通。第一NMOS M1包括输入有第一时钟CLKA的栅极、输入有进位信号Gout_Pre的漏极以及连接到Q节点Q的源极。 [0045] 第一PMOS M2响应于进位信号Gout_Pre以及来自第二NMOS M3和第二PMOS M4的输出而导通，其中，第二NMOS M3和第二PMOS M4根据第一时钟CLKA而导通/截止。第一PMOS M2包括连接到第二NMOS M3的漏极和第二PMOS M4的漏极的栅极、输入有进位信号Gout_Pre的源极以及连接到Q节点的漏极。 [0046] 第二NMOS M3和第二PMOS M4响应于第一时钟CLKA互补地操作，以便对第一PMOS M2的栅极充电和放电。当第二NMOS M3响应于第一时钟CLKA而导通时，第二PMOS M4截止。相反，当第二PMOS M4导通时，第二NMOS M3截止。第二NMOS M3包括输入有第一时钟CLKA的栅极、连接到第一PMOS M2的栅极的漏极以及连接到VGL线(或低电位电源线)的源极。第二PMOS M4包括输入有第一时钟CLKA的栅极、连接到第一PMOS M2的栅极的漏极以及连接到VGH线(或高电位电源线)的源极。VGL线被供应有选通低电压(VGL)。VGH线被供应有选通高电压(VGH)。 [0047] 自动复位电路31的输出节点连接到第一NMOS M1的源极、第一PMOS M2的漏极和Q节点Q。自动复位电路31的输出信号被供应给Q节点Q。响应于输出信号，锁存器32对Q节点Q和QB节点QB充电或放电。 [0048] 锁存器32包括在闭环反馈电路中连接的两个反相器INV1和INV2，以按照与Q节点Q的电压相反的关系调节QB节点QB的电压。第一反相器INV1包括第三NMOS M5和第三PMOS M6。第二反相器INV2包括第四NMOS M7和第四PMOS M8。 [0049] 第一反相器INV1将Q节点Q的反相信号供应给QB节点QB。第三NMOS M5包括连接到自动复位电路31的输出节点且连接到Q节点Q的栅极、连接到QB节点QB的漏极以及连接到VGL线的源极。第三PMOS M6包括连接到自动复位电路31的输出节点且连接到Q节点Q的栅极、连接到QB节点QB的漏极以及连接到VGH线的源极。 [0050] 第二反相器INV2将QB节点QB的反相信号供应给Q节点Q。第四NMOS M7包括连接到QB节点QB的栅极、连接到Q节点Q的漏极以及连接到VGL线的源极。第四PMOS M8包括连接到QB节点QB的栅极、连接到Q节点Q的漏极以及连接到VGH线的源极。 [0051] 如果Q＝高且CLKB＝高，则缓冲器33使输出电压Gout上升。另选地，如果QB＝高，则缓冲器33使输出电压Gout下降。缓冲器33包括上拉晶体管和下拉晶体管。响应于Q节点Q的电压，上拉晶体管将第二时钟CLKB供应给输出节点，以便使输出电压Gout上升。响应于QB节点QB的电压，下拉晶体管使输出节点放电，以便使输出电压Gout下降。上拉晶体管包括第二TG M10和M11。下拉晶体管包括第六NMOS M9。输出电压是供应给选通线的选通脉冲。 [0052] 第二TG包括彼此并联连接的第五NMOS M11和第五PMOS M10。第二时钟CLKB被输入到第二TG。第五PMOS M10包括连接到QB节点QB的栅极、连接到输出节点的漏极以及输入有第二时钟CLKB的源极。第五NMOS M11包括连接到Q节点Q的栅极、连接到输出节点的源极以及输入有第二时钟CLKB的漏极。 [0053] 第六NMOS M9包括连接到QB节点QB的栅极、连接到输出节点的漏极以及连接到VGL线的源极。 [0054] 在图4和表1中示出了第n级中的TFT M1至M11的导通(ON)/截止(OFF)定时。 [0055] [表1] [0056]TFT t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 M1 截止 导通 截止 截止 截止 导通 截止 截止 截止 导通 M2 截止 导通 截止 截止 截止 导通 截止 截止 截止 导通 M3 截止 导通 截止 截止 截止 导通 截止 截止 截止 导通 M4 导通 截止 导通 导通 导通 截止 导通 导通 导通 截止 M5 异常 截止 截止 截止 截止 导通 导通 导通 导通 截止 M6 异常 导通 导通 导通 导通 截止 截止 截止 截止 导通 M7 异常 导通 导通 导通 导通 截止 截止 截止 截止 导通 M8 异常 截止 截止 截止 截止 导通 导通 导通 导通 截止 M9 异常 导通 导通 导通 导通 截止 截止 截止 截止 导通 M11 异常 截止 截止 截止 截止 导通 导通 导通 导通 截止 [0057] 参照图3和图4以及表1，时段t1指示紧接在显示装置通电之后的时段。在时段t1中，CLKA＝低，CLKB＝低，Gout_Pre＝低。这里，“低”表示选通低电压(VGL)，“高”表示选通高电压(VGH)。因此，在时段t1中，Q节点Q和QB节点QB中的每一个处于异常状态，进而具有取决于其前一状态的随机电压。在时段t1中，M4保持在导通状态，并且M1至M3处于截止状态。在时段t1中，M5至M11处于随机和异常状态。 [0058] 在时段t2中，CLKA＝高，CLKB＝低，并且Gout_Pre＝低。因此，M1、M2和M3导通，并且M4截止。同时，M6、M7和M9导通，而M5、M8和M10截止。在时段t2中，进行复位以使Q＝低并且QB＝高。 [0059] 在时段t3中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。在时段t3中，M4、M6和M7处于导通状态，并且M1至M3、M5、M8和M11处于截止状态。在时段t4中，CLKA＝低，CLKB＝高，并且Gout_Pre＝高。在时段t4中，TFT保持与时段t3相同的状态。在时段t5中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。因此，M1、M2和M3导通，而M4截止。在时段t5中，TFT保持与t4中相同的状态。在时段t3至t5中，M1至M3处于截止状态，M4处于导通状态。在时段t3至t5中，M5至M11保持与时段t2中相同的状态。 [0060] 在时段t6中，CLKA＝高，CLKB＝低，并且Gout_Pre＝高。因此，在时段t6中，M1至M3、M5、M8、M10和M11导通，并且M4、M6、M7和M9截止。结果，Q节点Q在选通高电压VGH下充电以实现Q＝高，并且使QB节点QB放电以实现QB＝低。 [0061] 在时段t7中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。在时段t7中，M4、M5、M8、M10和M11导通，并且M1至M3、M6、M7和M9截止。结果，在时段t7中，Q＝高并且QB＝低，这与时段t6中相同。在时段t7中，CLKA＝低，M1和M2截止，并且锁存器32使Q节点Q和QB节点QB保持在它们的前一状态。 [0062] 在时段t8中，CLKA＝低，CLKB＝高，并且Gout_Pre＝低。因此，在时段t8中，M4、M5、M8、M10和M11导通，并且M1至M3、M6、M7和M9截止。结果，CLKB＝高经由第二TG被供应给输出节点，使得输出电压可以上升。 [0063] 在时段t9中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。因此，在时段t9中，M4、M5、M8、M10和M11导通，并且M1至M3、M6、M7和M9截止。结果，输出节点的电压由于CLKB＝低而放电，使得输出电压可以下降。 [0064] 在时段t10中，CLKA＝高，CLKB＝低，并且Gout_Pre＝低。在时段t10中，TFT处于与时段t2中相同的状态。因此，M1、M2和M3导通，而M4截止。同时，M6、M7和M9导通，并且M5、M8、M10和M11截止。在时段t10中，进行复位以使Q＝低并且QB＝高。在时段t10中，第二时钟CLKB使第二TG截止，以控制对缓冲器33进行驱动的定时。 [0065] 本发明的实施方式可以被描述如下。 [0066] 本发明的示例性实施方式提供了一种具有移位寄存器的选通驱动电路，所述移位寄存器具有包括第n级的多个级，其中，n是正整数，该第n级包括：自动复位电路，所述自动复位电路接收第一时钟和来自第(n-1)级的进位信号，当所述第一时钟处于高电压并且所述进位信号处于低电压时，将Q节点调节为低电压，并且当所述第一时钟和所述进位信号二者处于高电压时，将所述Q节点调节为高电压；锁存器，所述锁存器连接在所述Q节点与QB节点之间；以及缓冲器，所述缓冲器在所述Q节点的电压是高电压并且第二时钟在高电压下被接收时使输出电压上升，并且在所述QB节点的电压是高电压时使所述输出电压下降。所述第一时钟与所述进位信号同步。 [0067] 所述自动复位电路包括：第一传输门(TG)，其被配置为接收所述第一时钟和所述进位信号，并且将输出信号供应给所述Q节点；以及第二n型金属氧化物半导体场效应晶体管(MOSFET)(NMOS)和第二p型MOSFET(PMOS)，它们连接到所述第一TG。 [0068] 所述第一TG包括：第一NMOS，所述第一NMOS包括输入有所述第一时钟的栅极、输入有所述进位信号的漏极以及连接到所述Q节点的源极；以及第一PMOS，所述第一PMOS包括与所述第二NMOS的漏极和所述第二PMOS的漏极连接的栅极、输入有所述进位信号的源极以及连接到所述Q节点的漏极。 [0069] 所述第二NMOS包括输入有所述第一时钟的栅极、与第一PMOS的栅极连接的漏极以及连接到用来供应低电压的低电位电源线的源极。 [0070] 所述第二PMOS包括输入有所述第一时钟的栅极、与所述第一PMOS的栅极连接的漏极以及连接到高电位电源线的源极。 [0071] 所述锁存器包括在闭环反馈电路中彼此连接的第一反相器和第二反相器。所述第一反相器包括：第三NMOS，所述第三NMOS包括连接到所述Q节点的栅极、连接到所述QB节点的漏极以及连接到所述低电位电源线的源极；以及第三PMOS，所述第三PMOS包括连接到所述Q节点的栅极、连接到所述QB节点的漏极以及连接到所述高电位电源线的源极。所述第二反相器包括：第四NMOS，所述第四NMOS包括连接到所述QB节点的栅极、连接到所述Q节点的漏极以及连接到所述低电位电源线的源极；以及第四PMOS，所述第四PMOS包括连接到所述QB节点的栅极、连接到所述Q节点的漏极以及连接到所述高电位电源线的源极。 [0072] 所述缓冲器包括：上拉晶体管，所述上拉晶体管被配置为响应于所述Q节点的电压，将所述第二时钟供应给输出节点，以便使输出电压上升；以及下拉晶体管，所述下拉晶体管被配置为响应于所述QB节点的电压，使所述输出节点放电，以便使所述输出电压下降。所述上拉晶体管包括第二TG。所述第二时钟发生在所述第一时钟之后。 [0073] 所述第二TG包括：第五PMOS，所述第五PMOS包括连接到所述QB节点的栅极、连接到所述输出节点的漏极以及输入有所述第二时钟的源极；以及第五NMOS，所述第五NMOS包括连接到所述Q节点的栅极、连接到所述输出节点的源极以及输入有所述第二时钟的漏极，并且其中，所述下拉晶体管包括第六NMOS，所述第六NMOS包括连接到所述QB节点的栅极、连接到所述输出节点的漏极以及连接到所述低电位电源线的源极。 [0074] 在所述第一时钟在高电位电压下被充电并且所述进位信号在低电位电压下被接收的情况下，所述Q节点的电压被复位为低电位电压，所述QB节点的电压被复位为高电位电压，并且继而，所述第二TG截止。 [0075] 本公开的另一示例性实施方式提供了一种显示装置，该显示装置包括：显示面板，所述显示面板包括将数据信号供应给数据线的数据驱动电路以及将与数据信号同步的选通脉冲供应给选通线的选通驱动电路。选通驱动电路具有移位寄存器，所述移位寄存器具有包括第n级的多个级，其中，n是正整数。所述第n级包括：自动复位电路，所述自动复位电路接收第一时钟和从第(n-1)级接收的进位信号，当所述第一时钟处于高电压并且所述进位信号处于低电压时，将Q节点调节为低电压，并且当所述第一时钟和所述进位信号二者处于高电压时，将所述Q节点调节为高电压；锁存器，所述锁存器连接在所述Q节点与QB节点之间；以及缓冲器，所述缓冲器在所述Q节点的电压是高电压并且第二时钟在高电压下被接收时使输出电压上升，并且在所述QB节点的电压是高电压时使所述输出电压下降。所述第一时钟与所述进位信号同步。 [0076] 所述自动复位电路包括：第一传输门(TG)，所述第一TG被配置为接收所述第一时钟和所述进位信号，并且将输出信号供应给所述Q节点；以及第二n型金属氧化物半导体场效应晶体管(MOSFET)(NMOS)和第二p型MOSFET(PMOS)，所述第二NMOS和所述第二PMOS连接到所述第一TG。 [0077] 所述第一TG包括：第一NMOS，所述第一NMOS包括输入有所述第一时钟的栅极、输入有所述进位信号的漏极以及连接到所述Q节点的源极；以及第一PMOS，所述第一PMOS包括与所述第二NMOS的漏极和所述第二PMOS的漏极连接的栅极、输入有所述进位信号的源极以及连接到所述Q节点的漏极。 [0078] 所述第二NMOS包括输入有所述第一时钟的栅极、与第一PMOS的栅极连接的漏极以及连接到用来供应所述低电压的低电位电源线的源极。 [0079] 所述第二PMOS包括输入有所述第一时钟的栅极、与所述第一PMOS的栅极连接的漏极以及连接到高电位电源线的源极。 [0080] 所述锁存器包括在闭环反馈电路中彼此连接的第一反相器和第二反相器。所述第一反相器包括：第三NMOS，所述第三NMOS包括连接到所述Q节点的栅极、连接到所述QB节点的漏极以及连接到所述低电位电源线的源极；以及第三PMOS，所述第三PMOS包括连接到所述Q节点的栅极、连接到所述QB节点的漏极以及连接到所述高电位电源线的源极。所述第二反相器包括：第四NMOS，所述第四NMOS包括连接到所述QB节点的栅极、连接到所述Q节点的漏极以及连接到所述低电位电源线的源极；以及第四PMOS，所述第四PMOS包括连接到所述QB节点的栅极、连接到所述Q节点的漏极以及连接到所述高电位电源线的源极。 [0081] 所述缓冲器包括：上拉晶体管，所述上拉晶体管被配置为响应于所述Q节点的电压，将所述第二时钟供应给输出节点，以便使输出电压上升；以及下拉晶体管，所述下拉晶体管被配置为响应于所述QB节点的电压，使所述输出节点放电，以便使所述输出电压下降。所述上拉晶体管包括第二TG。所述第二时钟发生在所述第一时钟之后。 [0082] 所述第二TG包括：第五PMOS，所述第五PMOS包括连接到所述QB节点的栅极、连接到所述输出节点的漏极以及输入有所述第二时钟的源极；以及第五NMOS，所述第五NMOS包括连接到所述Q节点的栅极、连接到所述输出节点的源极以及输入有所述第二时钟的漏极。所述下拉晶体管包括第六NMOS，所述第六NMOS包括连接到所述QB节点的栅极、连接到所述输出节点的漏极以及连接到所述低电位电源线的源极。 [0083] 在所述第一时钟在高电位电压下充电并且所述进位信号在低电位电压下被接收的情况下，所述Q节点的电压被复位为低电位电压，所述QB节点的电压被复位为高电位电压，并且继而，所述第二TG截止。 [0084] 如上所述，根据本公开的实施方式的选通驱动电路具有嵌入在各个级中的自动复位电路，进而不需要附加的复位信号线。此外，选通驱动电路能够利用第一时钟控制缓冲器的关闭定时，使得输出电压Vout可以在没有虚设级(或端部生成器)的情况下放电。 [0085] 如上所述，本公开的实施方式利用自动复位电路来消除对复位信号线的需要，该自动复位电路利用第一时钟和从前一级接收的进位信号对Q节点和QB节点进行复位。此外，本公开的实施方式通过利用第一时钟控制缓冲器关闭定时来消除对虚设级(或端部生成器)的需要。结果，本公开的实施方式使得GIP电路的简单配置具体实现窄边框的显示装置。 [0086] 尽管已经参照本公开的多个示例性实施方式描述了实施方式，但是应该理解的是，本领域技术人员能够设计出将落入本公开的原理的范围内的许多其它修改和实施方式。更具体地，可以在本公开、附图和所附的权利要求的范围内对主题组合布置的组成部分和/或布置进行各种变型和修改。除了对这些组成部分和/或布置的变型和修改之外，对于本领域技术人员而言，替代使用也将是显而易见的。 |
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