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控制器、源极驱动器集成电路、显示装置及信号传输方法

申请号 CN201510671788.3 申请日 2015-10-16 公开(公告)号 CN105741728B 公开(公告)日 2019-08-16
申请人 乐金显示有限公司; 发明人 崔贤一; 刘石锺;
摘要 本 发明 公开了一种 控制器 、源极 驱动器 集成 电路 、显示装置及 信号 传输方法。当从源极驱动器集成电路(IC)接收数据并且识别所接收的数据时,可以防止由内部时钟与数据之间的异步状态而在另外情况下造成的数据识别错误。
权利要求

1.一种显示装置,包括:
显示面板,在所述显示面板上布置有多个子像素
定时控制器,所述定时控制器被配置成在信号上传输内部时钟,并且与所述内部时钟分离地传输图像数据;以及
多个源极驱动器集成电路,所述多个源极驱动器集成电路被配置成响应于接收承载有所述内部时钟的所述锁信号而向所述定时控制器传输与所述内部时钟同步的感测数据,其中,所述锁信号被从所述定时控制器传输至所述多个源极驱动器集成电路的一个源极驱动器,并且由所述一个源极驱动器从所述定时控制器接收的所述锁信号被从所述一个源极驱动器顺序地传输至串联地排列的所述多个源极驱动器集成电路的其他源极驱动器,其中,所述定时控制器被配置成:
从所述多个源极驱动器集成电路中的每个源极驱动器集成电路接收所述感测数据,所述感测数据是与所述内部时钟同步的数据;
从所述多个源极驱动器集成电路中的至少一个源极驱动器集成电路接收承载有所述内部时钟的所述锁信号;
通过使所述感测数据与承载在所接收的所述锁信号上的所述内部时钟同步来识别所述感测数据;以及
基于所识别的感测数据而对所述多个子像素中的对应子像素进行补偿。
2.根据权利要求1所述的显示装置,其中,所述多个源极驱动器集成电路中的每个源极驱动器集成电路包括模数转换器,所述模数转换器感测在所述多个子像素中的对应子像素中的节点处的电压,并且通过将所感测的电压转换成数字值来输出所述感测数据。
3.根据权利要求2所述的显示装置,其中,所述节点包括对布置在所述对应子像素上的有机发光二极管进行驱动的驱动晶体管的源极节点或漏极节点。
4.根据权利要求1所述的显示装置,其中,所述定时控制器包括:
锁信号线,通过所述锁信号线来传输承载有所述内部时钟的所述锁信号,其中,所述锁信号线包括:第一传输线,所述第一传输线将所述定时控制器与所述一个源极驱动器连接;
级联线,所述级联线连接所述其他源极驱动器;以及第二传输线,所述第二传输线将所述多个源极驱动器集成电路中的最后源极驱动器集成电路与所述定时控制器连接;以及总线低电压差分信号线,所述总线低电压差分信号线将所述多个源极驱动器集成电路与所述定时控制器连接,以传输与所述内部时钟同步的所述感测数据。
5.一种控制器,包括:
锁信号收发器,所述锁信号收发器被配置成在锁信号上传输以及接收内部时钟;
数据接收器,所述数据接收器被配置成接收与所述内部时钟同步的感测数据;以及补偿器,所述补偿器被配置成:当所述锁信号收发器接收承载有所述内部时钟的所述锁信号并且所述数据接收器接收与对应于所述感测数据的所述内部时钟同步的所述感测数据时,通过使所述感测数据与承载在所接收的锁信号上的所述内部时钟同步来识别所述感测数据,所述补偿器被进一步配置成基于所识别的感测数据进行补偿过程。
6.一种用于根据权利要求1所述的显示装置的源极驱动器集成电路,包括:
锁信号收发器,所述锁信号收发器被配置成从定时控制器接收承载有内部时钟的锁信号以及输出所述锁信号,所述源极驱动器集成电路被配置成与所述内部时钟分离地传输图像数据;以及
数据收发器,所述数据收发器被配置成传输与承载在所述锁信号上的所述内部时钟同步的感测数据。
7.根据权利要求6所述的源极驱动器集成电路,还包括:
模数转换器,所述模数转换器被配置成感测在显示面板上的多个子像素中的对应子像素中的节点处的电压,并且通过将所感测的电压转换成数字值来输出所述感测数据;以及同步器,所述同步器被配置成使所述感测数据与承载在所述锁信号上的所述内部时钟同步。
8.一种显示装置的信号传输方法,所述显示装置包括:布置有数据线和栅极线的显示面板;驱动所述数据线的源极驱动器集成电路;以及控制所述源极驱动器集成电路的定时控制器,所述方法包括:
在所述定时控制器处,将锁信号上的内部时钟传输至所述源极驱动器集成电路;
将由所述源极驱动器集成电路从所述定时控制器接收的所述锁信号从所述源极驱动器集成电路顺序地传输至串联地排列的多个源极驱动器集成电路;
在所述源极驱动器集成电路处,通过使感测数据与承载在所述锁信号上的所述内部时钟同步来将所述感测数据传输至所述定时控制器;
在所述定时控制器处,接收承载有所述内部时钟的所述锁信号和所述感测数据;
通过使所述感测数据与承载在所接收的所述锁信号上的所述内部时钟同步来识别所述感测数据;
基于所识别的感测数据而对布置在所述显示面板上的多个子像素中的对应子像素进行补偿;以及
由所述定时控制器与所述内部时钟分离地传输图像数据。

说明书全文

控制器、源极驱动器集成电路、显示装置及信号传输方法

[0001] 相关申请的交叉引用
[0002] 本申请要求于2014年12月24日提交的韩国专利申请第10-2014-0188280号的优先权和权益,通过引用将其如同在本文中完全阐述的那样合并到本文中以用于所有目的。

技术领域

[0003] 本公开涉及控制器、源极驱动器集成电路(IC)、显示装置及其信号传输方法。

背景技术

[0004] 随着信息社会的发展,对能够显示图像的各种类型的显示装置的需求日益增加。近来,使用了各种显示装置,例如液晶显示器(LCD)、等离子体显示面板(PDP)以及有机发光二极管(OLED)显示器。
[0005] 这样的显示装置包括:显示面板,在显示面板上布置有数据线和栅极线并且以矩阵的形式在数据线与栅极线交叉的点处布置有子像素;向数据线供应数据信号的数据驱动器;向栅极线供应扫描信号的栅极驱动器;以及对数据驱动器和栅极驱动器进行控制的定时控制器。
[0006] 定时控制器进行下述操作:接收来自数据驱动器的一个或多个源极驱动器IC的对应的数据,并且识别所接收的数据以便于进行特定过程(例如,补偿过程)。
[0007] 当定时控制器使用其内部时钟来识别从一个或多个源极驱动器IC接收的数据时,如果数据与内部时钟异步,则定时控制器不能精确地识别数据。发明内容
[0008] 公开了一种显示装置及其信号传输方法,在从源极驱动器IC接收数据并且识别所接收的数据时,该显示装置及其信号传输方法能够防止由内部时钟与数据之间的异步状态而在其它情况下造成的数据识别错误。
[0009] 在一个方面中,显示装置包括:显示面板,在该显示面板上布置有多个子像素;定时控制器,该定时控制器被配置成在信号上传输内部时钟;以及多个源极驱动器IC,所述多个源极驱动器IC被配置成响应于接收承载有内部时钟的锁信号而向定时控制器传输与内部时钟同步的数据。
[0010] 在另一方面中,控制器包括:锁信号收发器,该锁信号收发器在锁信号上传输以及接收内部时钟;以及数据接收器,该数据接收器接收与内部时钟同步的数据。
[0011] 在另一方面中,源极驱动器IC包括:锁信号收发器,该锁信号收发器被配置成接收承载有内部时钟的锁信号以及输出该锁信号;以及数据收发器,该数据收发器被配置成传输与承载在锁信号上的内部时钟同步的数据。
[0012] 在另一方面中,提供了一种显示装置的信号传输方法,该显示装置包括:其上布置有数据线和栅极线的显示面板;驱动数据线的源极驱动器IC;以及控制源极驱动器IC的定时控制器。该方法包括:在定时控制器处,在锁信号上传输内部时钟;在源极驱动器IC处,通过使数据与承载在锁信号上的内部时钟同步来将数据传输至定时控制器;以及在定时控制器处,接收承载有内部时钟的锁信号和数据;以及通过使所接收的数据与承载在所接收的锁信号上的内部时钟同步来识别所接收的数据。
[0013] 根据上文所阐述的实施例,可以提供控制器、源极驱动器IC、显示装置及其信号传输方法,从而当从源极驱动器IC接收数据并且识别所接收的数据时,能够防止由内部时钟与数据之间的异步状态而另外造成的数据识别错误。附图说明
[0014] 将根据结合附图所进行的以下详细描述来更加清楚地理解各种实施例的上述目的、特征和优势以及其他目的、特征和优势,在附图中:
[0015] 图1是示出了根据实施例的显示装置的示例性系统配置的示意图;
[0016] 图2示出了根据实施例的显示装置的示例性子像素结构;
[0017] 图3是示出了在根据实施例的显示装置中多个源极驱动器IC与定时控制器之间的示例性布线结构的示意图;
[0018] 图4和图5是示出了在根据实施例的显示装置的定时控制器中的数据识别定时的图;
[0019] 图6示出了在根据实施例的显示装置中在多个源极驱动器IC与定时控制器之间交换的锁信号和B-LVDS数据;
[0020] 图7示出了在根据实施例的显示装置中通过定时控制器传输的锁信号;
[0021] 图8示出了在根据实施例的显示装置中通过每个源极驱动器IC传输的感测数据;
[0022] 图9A是示出了根据实施例的显示装置的控制器的框图
[0023] 图9B示出了控制器的锁信号收发器的内部配置图;
[0024] 图10是根据实施例的显示装置的源极驱动器IC的示例性框图;以及
[0025] 图11是示出了根据实施例的显示装置的信号传输方法的流程图

具体实施方式

[0026] 现在将详细地参考附图中所示出的各种实施例。贯穿本文档,应当参考附图,在附图中,相同的附图标记和符号可以贯穿不同的图而被使用,以指代相同或相似的部件。在以下描述中,在合并在本文中的已知的功能和部件的详细描述可能使主题表达得不清楚的情况下,将省略该详细描述。
[0027] 还要理解的是,虽然在本文中可以使用术语(例如,“第一”、“第二”、“A”、“B”、“(a)”、“(b)”)来描述各种元件,但是这样的术语仅用于使一个元件区别于另一元件。这些元件的物质、次序、顺序和数目不受这些术语限制。要理解的是,当元件被称为“连接至”或“耦接至”另一元件时,该元件不仅可以“直接地连接至”或“直接地耦接至”其他元件,该元件还可以经由“介于中间的”元件而“间接地连接或耦接至”其他元件。在同一上下文中,要理解的是,当元件被称为形成在另一元件“上”或“下”时,不仅该元件可以直接形成在另一元件上或下,而且该元件可以经由介于中间的元件而间接地形成在另一元件上或下。
[0028] 图1是示出了根据一个或更多个实施例的显示装置100的示例性系统配置的示意图。
[0029] 参考图1,根据实施例的显示装置100包括显示面板110、数据驱动器120、栅极驱动器130和定时控制器140。
[0030] 在显示面板110上,在第一方向上布置有数据线DL,在与第一方向相交的第二方向上布置有栅极线GL,并且以矩阵形式布置有子像素SP。数据驱动器120通过将数据电压供应给数据线来驱动数据线。栅极驱动器130通过将栅极电压顺序地供应给栅极线来顺序地驱动栅极线。定时控制器140通过将控制信号供应给数据驱动器120和栅极驱动器130来控制数据驱动器120和栅极驱动器130。
[0031] 定时控制器140基于每个中的定时设定来开始扫描,根据数据驱动器120使用的数据信号格式来对从外部源(例如,主系统(未示出))输入的图像数据进行转换,输出经转换的图像数据,并且根据扫描来在适当的时间点处调节数据驱动。
[0032] 栅极驱动器130在定时控制器140控制下通过将导通电压信号或关断电压信号顺序地供应给栅极线来顺序地驱动栅极线。
[0033] 如图1所示,栅极驱动器130位于显示面板110一侧。在一些情况下,栅极驱动器130可以被划分成位于显示面板110的相对侧的两个部分。
[0034] 另外,栅极驱动器130包括多个栅极驱动器集成电路(栅极驱动器IC)。
[0035] 参考图1,栅极驱动器130被示出为包括五个栅极驱动器IC GDIC#1至GDIC#5。可替代地,栅极驱动器130可以包括一个栅极驱动器IC或者可以包括两个或更多个栅极驱动器IC。在以下描述中,为了便于说明,将假定显示装置100包括五个栅极驱动器IC GDIC#1至GDIC#5。
[0036] 另外,栅极驱动器130的栅极驱动器IC GDIC#1至GDIC#5可以通过带式自动接合(TAB)方法或玻璃上芯片(COG)方法来连接至显示面板110的接合垫,或者可以实现为直接布置在显示面板110上的面板中栅极(GIP)型电路。在一些情况下,可以将栅极驱动器IC GDIC#1至GDIC#5中的每个栅极驱动器IC与显示面板110集成。
[0037] 栅极驱动器IC GDIC#1至GDIC#5中的每个栅极驱动器IC包括移位寄存器、电平移位器、输出缓冲器等。
[0038] 在特定的栅极线开启的情况下,数据驱动器120通过下述方法来驱动数据线:将从定时控制器140接收的图像数据转换成模拟数据电压,并且将该模拟数据电压供应给数据线。
[0039] 数据驱动器120包括一个或更多个源极驱动器IC(也称为“数据驱动器IC”)。
[0040] 参考图1,数据驱动器120被示出为包括十个源极驱动器IC SDIC#1至SDIC#10。可替代地,数据驱动器120可以包括一个源极驱动器IC或者可以包括两个或更多个源极驱动器IC。在以下描述中,为了便于说明,将假定显示装置100包括十个源极驱动器IC SDIC#1至SDIC#10。
[0041] 数据驱动器120的源极驱动器IC SDIC#1至SDIC#10可以通过带式自动接合(TAB)方法或玻璃上芯片(COG)方法来连接至显示面板110的接合垫,或者可以实现为直接布置在显示面板110上的面板中栅极(GIP)型电路。在一些情况下,可以将源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC与显示面板110集成。
[0042] 源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC包括移位寄存器、锁存器、数模转换器(DAC)、输出缓冲器等。在一些情况下,每个源极驱动器IC还可以包括用于子像素补偿的模数转换器(ADC)。ADC感测模拟电压值,将模拟电压值转换成数字电压值并且输出数字电压值。
[0043] 另外,源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC可以通过芯片上接合(COB)方法来实施。在源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC中,一端接合至至少源极印刷电路板(PCB)160,并且另一端结合至显示面板110。
[0044] 源极PCB可以是单源极PCB,如图1所示源极PCB可以被划分成两组源极PCB 150a和150b,或者源极PCB可以被划分成三组或更多组源极PCB。在下文中,为了便于说明,将假定显示装置100包括两组源极PCB 150a和150b。
[0045] 数据驱动器120的源极驱动器IC SDIC#1至SDIC#10可以包括在同一组中或者可以划分成若干组。
[0046] 在下文中,将假定左侧的第一五个源极驱动器IC SDIC#1至SDIC#5属于第一组G1,而剩余的五个源极驱动器IC SDIC#6至SDIC#10属于第二组G2。
[0047] 属于各组的源极驱动器IC通过单个布线结构来将信号和数据传输至定时控制器140以及接收来自定时控制器140的信号和数据。
[0048] 因此,根据一个或更多个实施例的显示装置100包括第一组布线结构和第二组布线结构,属于第一组的源极驱动器IC SDIC#1至SDIC#5通过第一组布线结构来将信号和数据传输至定时控制器140以及接收来自定时控制器140的信号和数据,而属于第二组的源极驱动器IC SDIC#6至SDIC#10通过第二组布线结构来将信号和数据传输至定时控制器140以及接收来自定时控制器140的信号和数据。
[0049] 在这点上,第一组布线结构包括第一组源极PCB 150a和第一组连接介质160a,第一组G1的源极驱动器IC SDIC#1至SDIC#5接合至第一组源极PCB 150a,第一组源极PCB 150a通过第一组连接介质160a来连接至其上布置有定时控制器140的控制PCB 170。
[0050] 另外,第二组布线结构包括第二组源极PCB 150b和第二组连接介质160b,第二组G2的源极驱动器IC SDIC#6至SDIC#10接合至第二组源极PCB 150b,第二组源极PCB 150b通过第二组连接介质160b来连接至其上布置有定时控制器140的控制PCB 170。
[0051] 上述的第一组连接介质160a和第二组连接介质160b可以实现为例如柔性扁平电缆(FFC)或柔性印刷电路(FPC)。
[0052] 定时控制器140接收来自外部主系统(未示出)的进入的输入图像的图像数据和各种定时信号。所述各种定时信号可以包括垂直同步信号Vsync、平同步信号Hsync、输入数据使能信号DE、时钟信号CLK等。
[0053] 定时控制器140接收定时信号——例如垂直同步信号、水平同步信号、输入数据使能信号和时钟信号,生成各种控制信号,并且除了输出通过将从主系统输入的进入的图像数据转换成在数据驱动器120中使用的数据信号格式而产生的经转换的图像数据以外,定时控制器140将控制信号输出至数据驱动器120和栅极驱动器130以便于控制数据驱动器120和栅极驱动器130。
[0054] 例如,定时控制器140输出各种栅极控制信号(GCS)以便于控制栅极驱动器130,所述各种GCS包括栅极起始脉冲(GSP)、栅极移位时钟(GSC)和栅极输出使能信号(GOE)。栅极起始脉冲控制栅极驱动器130的一个或更多个栅极驱动器IC GDIC#1至GDIC#5的操作开始定时。栅极移位时钟是通常输入至一个或更多个栅极驱动器IC GDIC#1至GDIC#5的时钟信号,并且控制扫描信号(栅极脉冲)的移位定时。栅极输出使能信号指出了一个或更多个栅极驱动器IC GDIC#1至GDIC#5的定时信息。
[0055] 定时控制器140输出各种数据控制信号(DCS)以便于控制数据驱动器120,所述各种DCS包括源极起始脉冲(SSP)、源极采样时钟(SSC)和源极输出使能信号(SOE)。源极起始脉冲控制数据驱动器120的一个或更多个源极驱动器IC SDIC#1至SDIC#8的数据采样起始定时。源极采样时钟是对源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC的数据采样定时进行控制的时钟信号。源极输出使能信号控制数据驱动器120的输出定时。在一些情况下,数据控制信号还可以包括极性控制信号(POL)。
[0056] 参考图1,在控制PCB 170上还布置有电源控制器(未示出),电源控制器(未示出)将各种电压或电流供应给显示面板110、数据驱动器120、栅极驱动器130等,或者对待供应给显示面板110、数据驱动器120、栅极驱动器130等的各种电压或电流进行控制。电源控制器还被称为电源管理IC(PMIC)。
[0057] 图1中示意性示出的显示装置100可以是选自但不限于下述显示装置中的一个:液晶显示器(LCD)、等离子体显示装置以及有机发光二极管(OLED)显示器。
[0058] 在布置在显示面板110上的每个子像素SP上形成有电路装置例如晶体管和电容器。例如,在显示面板110是OLED面板的情况下,在各个子像素上形成有包括OLED、两个或更多个晶体管以及一个或更多个电容器的电路。
[0059] 下面将在假定显示面板110是OLED面板的情况下给出子像素电路的结构的描述。
[0060] 布置在根据实施例的显示面板110上的各个子像素SP包括OLED和驱动电路。
[0061] 驱动电路包括:驱动OLED的驱动晶体管(DRT);当由扫描信号选择对应的行时将数据电压施加至驱动晶体管的栅极节点开关晶体管(SWT);以及针对单帧周期维持数据电压的存储电容器(Cstg)。
[0062] 也就是说,实现为OLED面板的显示面板110的每个子像素包括两个晶体管(DRT,SWT)和单个电容器(Cstg)。可以添加一个或更多个另外的晶体管或者一个或更多个另外的电容器。
[0063] 每个子像素中的驱动晶体管(DRT)具有独特特性,例如,阈值电压(Vth)和迁移率。
[0064] 驱动晶体管(DRT)在其使用过程期间劣化,因而性质例如阈值电压和迁移率改变。
[0065] 因此这可能增大子像素的驱动晶体管(DRT)之间的独特特性的差,由此使子像素之间的亮度的差更加显著。
[0066] 子像素之间的亮度的这样的差可以使显示面板110的亮度不均匀,由此显著地降低了显示面板110的图像质量
[0067] 因此,根据各种实施例的显示装置100感测子像素的驱动晶体管(DRT)的独特特性,确定独特特性的差,并且对独特特性的差异进行补偿。
[0068] 为了补偿独特特性的差,还可以改变每个子像素的结构。图2示出了用于对独特特性的差进行补偿的示例性子像素结构。
[0069] 将借助于示例给出包括有一个OLED、三个晶体管和一个电容器的三晶体管一电容器(3T1C)结构的描述。
[0070] 图2示出了根据实施例的显示装置100的示例性子像素结构。
[0071] 参考图2,每个子像素具有3T1C结构,在该结构中,除了单个OLED以外,设置有包括驱动晶体管DRT、扫描晶体管SWT和感测晶体管SENT的三个晶体管以及单个存储电容器Cstg。
[0072] 图2示出的子像素结构是示例性子像素结构,感测功能和补偿功能被应用至该结构,以便于对驱动晶体管DRT的独特特性(例如,阈值电压和迁移率)的差进行补偿。
[0073] OLED包括第一电极(例如,正极或负极)、有机层和第二电极(例如,阴极阳极)。第一电极电连接至驱动晶体管DRT的第二节点(N2节点),并且第二电极电连接至供应有基准电压EVSS的节点。
[0074] 对驱动晶体管DRT的独特特性的差的补偿用作具有与对子像素的亮度的差的补偿相同的含义,并且用作具有与“数据补偿”相同的含义,原因是供应至子像素的数据由于亮度补偿会改变。也就是说,对于驱动晶体管的独特特性的差的补偿、亮度补偿、数据补偿和像素补偿用作具有相同的含义。
[0075] 驱动晶体管DRT(驱动OLED的晶体管)具有:与栅极节点对应的第一节点(N1节点);电连接至OLED的第一电极(例如,阳极或漏电极)的第二节点(N2节点,例如。源极节点或漏极节点);以及电连接至驱动电压线DVL的第三节点(N3节点,例如,漏极节点或源极节点),通过DVL来供应驱动电压EVDD。
[0076] 开关晶体管SWT是将数据电压Vdata施加至与驱动晶体管DRT的栅极节点对应的N1节点的晶体管。开关晶体管SWT受通过对应的栅极线GL而施加至开关晶体管SWT的栅极节点的扫描信号SCAN控制,并且SWT电连接在与驱动晶体管DRT的栅极节点对应的N1节点与数据线DL之间。
[0077] 存储电容器Cstg电连接在驱动晶体管DRT的N1节点与N2节点之间,并且功能是针对单帧周期维持预定的电压。
[0078] 感测晶体管SENT受由对应的栅极线GL’施加至栅极节点的感测信号SENSE(一种扫描信号)控制,并且电连接在参考电压线RVL与驱动晶体管DRT的N2节点之间,通过RVL来供应参考电压VREF。在此,感测晶体管SENT的与漏极节点或源极节点对应的N4节点连接至参考电压线RVL,并且感测晶体管SENT的源极节点或漏极节点连接至驱动晶体管DRT的N2节点。
[0079] 显示装置100的子像素结构还包括连接至参考电压线RVL的一侧的开关SW,以及响应于开关SW的开关操作而能够电连接至参考电压线RVL的模数转换器ADC。
[0080] ADC感测在对应的一个或更多个子像素的特定节点处的电压,通过将感测到的电压转换成数字值而生成感测数据,并且将感测数据输出至定时控制器140。
[0081] ADC的使用使得信息(例如,阈值电压或阈值电压的差异)能够被感测到并且使得能够在数字环境中进行数据补偿。
[0082] 与ADC感测电压的感测节点对应的特定节点是可以感测到驱动OLED的驱动晶体管DRT的阈值电压的节点。特定节点可以是与布置在对应的子像素中的驱动晶体管DRT的源极节点或漏极节点对应的N2节点。
[0083] 该特征使得能够对驱动OLED的驱动晶体管DRT的独特特性(例如,阈值电压或迁移率)和独特特性的差异进行感测。
[0084] 参考图2,响应于开关定时控制信号,开关SW可以将参考电压供应节点Vref或与ADC连接的节点Nadc连接至与参考电压线RVL连接的节点Nrvl。
[0085] 在开关SW响应于开关定时控制信号而将参考电压供应节点Vref连接至与参考电压线RVL连接的节点Nrvl的情况下,参考电压VREF供应至参考电压线RVL。因此,参考电压VREF通过接通的感测晶体管SENT而被施加至驱动晶体管DRT的N2节点。
[0086] 在开关SW响应于开关定时控制信号而将与ADC连接的节点Nadc连接至与参考电压线RVL连接的节点Nrvl的情况下,与传感器对应的ADC可以通过参考电压线RVL来感测参考电压线RVL的电压。
[0087] 此时,在感测晶体管SENT被接通的情况下,ADC可以通过感测参考电压线RVL的电压来感测在驱动晶体管DRT的N2节点处的电压。
[0088] 如上所述,ADC感测电压的感测节点可以是与驱动晶体管DRT的源极节点或漏极节点对应的N2节点。
[0089] ADC感测的电压可以基于数据电压Vdata和驱动晶体管的DRT的阈值电压Vth来表示:所感测的电压=Vdata–Vth,上述数据电压Vdata已经通过数据线DL输出至开关晶体管SWT的漏极节点或源极节点,并且随后施加至驱动晶体管DRT的N1节点。
[0090] 因此,可以使用ADC感测的电压Vdata–Vth和已知的数据电压Vdata来确定驱动晶体管DRT的阈值电压。
[0091] ADC进行下述感测过程,该感测过程包括:在多个子像素中的每一个中的感测节点处感测电压;将所感测的电压转换成数字值;生成包括有经转换的数字值的感测数据;以及将感测数据传输至定时控制器140。
[0092] ADC的使用使得能够实现下述过程:在每个子像素的感测节点处感测电压(模拟值);将所感测的电压转换成数字值;以及将经转换的数字值提供给定时控制器140,使得定时控制器140可以基于所接收的数字值来精确地感测驱动晶体管DRT的阈值电压。
[0093] 定时控制器140接收感测数据并且基于所接收的感测数据来确定在每个子像素中的驱动晶体管DRT的阈值电压Vth,由此获得阈值电压的差ΔVth。
[0094] 在这种情况下,定时控制器140将所接收的感测数据、所确定的阈值电压或关于所获得的阈值电压的差异的数据存储在存储器(未示出)中。
[0095] 为了对阈值电压的差ΔVth进行补偿,定时控制器140计算对于每个子像素要补偿的数据的量ΔData,并且将计算出的要补偿的数据的量ΔData存储在存储器中。
[0096] 在如上述计算出对于每个子像素要补偿的数据的量ΔData之后,定时控制器140基于每个子像素要补偿的数据的量ΔData来改变待供应给子像素的数据,并且将待供应给子像素的经改变的数据供应给数据驱动器120。数据驱动器120将所接收的数据转换成数据电压并且随后将所转换的数据电压施加至子像素,由此实际地执行了补偿。
[0097] 上述开关定时控制信号是下述信号,该信号对开关操作开启/关闭进行控制,以便于根据在显示模式或感测模式下的驱动操作来在驱动晶体管DRT的第二节点N2处设定电压。开关定时控制信号可以从定时控制器140输出。
[0098] 上述ADC可以包括在数据驱动器120的多个源极驱动器IC SDIC#k(k=1,2,…,10)中的每个源极驱动器IC中。
[0099] 如上所述,在每个源极驱动器IC中包括有与用于补偿的感测部对应的ADC。因此,存在下述优点:部件的数目可以减少,并且可以进行与数据驱动相关联的感测操作。
[0100] 每个参考电压线RVL可以存在于一列子像素或者两列或更多列子像素中。
[0101] 参考图2,通过其将两个扫描信号SCAN和SENSE施加至两个晶体管SWT和SENT的栅极节点的两个栅极线GL和GL’可以是不同的栅极线或者可以是同一栅极线的多个部分。
[0102] 在通过其将两个扫描信号SCAN和SENSE施加至两个晶体管SWT和SENT的栅极节点的两个栅极线GL和GL’为不同的栅极线的情况下,可以认为图1示出的栅极线GL包括两个栅极线。
[0103] 下面将给出在根据各种实施例的显示装置100的源极驱动器ICSDIC#1至SDIC#10与定时控制器140之间的信号布线结构的描述。
[0104] 可以针对每个组设置在根据各种实施例的显示装置100的源极驱动器IC SDIC#1至SDIC#10与定时控制器140之间的信号布线结构。
[0105] 考虑图1所示的组形状,根据实施例的显示装置100具有与第一组G1对应的第一组布线结构和与第二组G2对应的第二组布线结构。
[0106] 图3是示出了在根据各种实施例的显示装置100中多个源极驱动器IC SDIC#1至SDIC#10与定时控制器140之间的示例性布线结构的示意图。
[0107] 首先,将参考图3给出与第一组G1对应的第一布线结构的描述。
[0108] 参考图3,在第一组G1中串联地排列的五个源极驱动器IC SDIC#1至SDIC#5与定时控制器140之间的第一组布线结构包括:传输锁信号的锁信号线310a;传输五个源极驱动器IC SDIC#1至SDIC#5的数据的总线低电压差分信号(B-LVDS)线320a;以及传输图像数据的图像数据线330a。
[0109] 在第一组布线结构中,为了在级联方案中传输锁信号(LOCK),锁信号线310a包括第一传输线311a、四个级联线312a和第二传输线313a。第一传输线311a将定时控制器140与第一组G1中串联地排列的五个源极驱动器IC SDIC#1至SDIC#5中的第一源极驱动器IC SDIC#1连接。四个级联线312a连接五个源极驱动器IC SDIC#1至SDIC#5中相邻的源极驱动器IC。第二传输线313a将五个源极驱动器IC SDIC#1至SDIC#5中的第五源极驱动器IC SDIC#5与定时控制器140连接。
[0110] 第一组布线结构中的B-LVDS线320a将第一组G1中串联地排列的五个源极驱动器IC SDIC#1至SDIC#5与定时控制器140连接。
[0111] 第一组布线结构中的图像数据线330a将定时控制器140与第一组G1中串联地排列的五个源极驱动器IC SDIC#1至SDIC#5连接。
[0112] 将参考图3给出与第二组对应的第二组布线结构的描述。
[0113] 参考图3,在第二组G2中串联地排列的五个源极驱动器IC SDIC#6至SDIC#10与定时控制器140之间的第二组布线结构包括:传输锁信号的锁信号线310b;传输五个源极驱动器IC SDIC#6至SDIC#10的数据的B-LVDS线320b;以及传输图像数据的图像数据线330b。
[0114] 在第二组布线结构中,为了在级联方案中传输锁信号(LOCK),锁信号线310b包括第一传输线311b、四个级联线312b和第二传输线313b。第一传输线311b将定时控制器140与第二组G2中串联地排列的五个源极驱动器IC SDIC#6至SDIC#10中的第一源极驱动器IC SDIC#6连接。四个级联线312b连接五个源极驱动器IC SDIC#6至SDIC#10中相邻的源极驱动器IC。第二传输线313b将五个源极驱动器IC SDIC#6至SDIC#10中的第五源极驱动器IC SDIC#10与定时控制器140连接。
[0115] 第二组布线结构中的B-LVDS线320b将第二组G2中串联地排列的五个源极驱动器IC SDIC#6至SDIC#10与定时控制器140连接。
[0116] 第二组布线结构中的图像数据线330b将定时控制器140与第二组G2中串联地排列的五个源极驱动器IC SDIC#6至SDIC#10连接。
[0117] 通过上述布线结构,信号和/或数据可以从多个源极驱动器IC SDIC#1至SDIC#10高效地传输至定时控制器140,并且还可以从定时控制器140高效地传输至多个源极驱动器IC SDIC#1至SDIC#10。
[0118] 根据实施例的显示装置100的定时控制器140接收来自多个源极驱动器IC SDIC#1至SDIC#10的数据,识别所接收的数据,并且进行预定过程。
[0119] 例如,多个源极驱动器IC SDIC#1至SDIC#10将由ADC生成的感测数据(一类数据)传输至定时控制器140。
[0120] 定时控制器140接收来自多个源极驱动器IC SDIC#1至SDIC#10的感测数据,识别所接收的感测数据,并且进行补偿过程。
[0121] 例如,补偿过程可以包括:确定驱动晶体管DRT的独特特性的过程,例如阈值电压或每个子像素中独特特性的差;基于独特特性或独特特性的差来计算每个像素要补偿的数据的量的过程;以及存储独特特性或独特特性的差以及要补偿的数据的量的过程。
[0122] 定时控制器140使用其内部时钟(CLK)来识别从多个源极驱动器IC SDIC#1至SDIC#10接收的数据(例如,感测数据)。
[0123] 在数据的识别中,如图4所示,在从多个源极驱动器IC SDIC#1至SDIC#10传输的数据与内部时钟(CLK)同步的情况下,定时控制器140可以精确地识别从多个源极驱动器IC SDIC#1至SDIC#10接收的数据(例如,感测数据)。
[0124] 如图4所示,从多个源极驱动器IC SDIC#1至SDIC#10传输的与内部时钟(CLK)同步的数据指出:在内部时钟变为高电平的时间点处,感测数据处于高电平部。
[0125] 参考图4,在同步状态下,与从感测数据变化成高电平的点到内部时钟(CLK)变成高电平的点的时间间隔对应的建立时间(其中感测数据停留在该高电平处)必须为至少预定的时间段。
[0126] 另外,参考图4,在同步状态下,与从内部时钟(CLK)变化成高电平的点到感测数据变化成低电平的点的时间间隔对应的保持时间(其中感测数据停留在该高电平处)必须为至少预定的时间段。
[0127] 然而,如图5所示,在数据识别的情况下,从多个源极驱动器IC SDIC#1至SDIC#10传输的数据不能与内部时钟(CLK)同步。在该异步状态下,定时控制器140不能精确地识别从多个源极驱动器IC SDIC#1至SDIC#10接收的数据(例如,感测数据)。
[0128] 如图5所示,在异步状态下,在内部时钟(CLK)变化成高电平的点处,感测数据不处于高电平部。
[0129] 该异步状态发生的原因是:多个源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC在没有时钟的情况下传输数据(感测数据)。
[0130] 另外,当定时控制器140使用其内部时钟(CLK)来识别从多个源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC传输的数据(例如,感测数据)时,数据可能由于外部环境因素而变成与内部时钟异步。例如,外部环境因素可以包括温度、连接介质160a和160b的长度、总线低电压差分信号数据的图案以及定时控制器140的代码。
[0131] 上述异步状态还被称为歪斜现象(skew phenomenon)。
[0132] 下面将参考图6至图8给出防止上述异步状态(歪斜现象)的方法的描述。
[0133] 图6示出了在根据实施例的显示装置100中锁信号LOCK和B-LVDS数据(感测数据)从多个源极驱动器IC SDIC#1至SDIC#10传输到定时控制器140以及锁信号LOCK和B-LVDS数据(感测数据)从定时控制器140传输到多个源极驱动器IC SDIC#1至SDIC#10。图7示出了在根据实施例的显示装置100中通过定时控制器140传输的锁信号,以及图8示出了在根据实施例的显示装置100中通过每个源极驱动器IC传输的感测数据。
[0134] 参考图6,在显示装置100的所有的源极驱动器IC SDIC#1至SDIC#10被划分成两组G1和G2的情况下,显示装置100具有与第一组G1对应的第一组布线结构以及与第二组G2对应的第二组布线结构。如果显示装置100的源极驱动器IC SDIC#1至SDIC#10未被分组,即,所有的源极驱动器IC SDIC#1至SDIC#10属于单个组,则显示装置100具有单个布线结构(与第一布线结构或第二布线结构等同)。
[0135] 参考图6,与包括左侧的五个源极驱动器IC SDIC#1至SDIC#5的第一组G1对应的第一组布线结构包括:传输锁信号的锁信号线310a;传输五个源极驱动器IC SDIC#1至SDIC#5的B-LVDS数据(例如,感测数据)的B-LVDS线320a;等等。
[0136] 在第一组布线结构中,为了在级联方案中传输其上附加有内部时钟的锁信号(LOCK),锁信号线310a包括第一传输线311a、四个级联线312a和第二传输线313b。第一传输线311a将定时控制器140与第一组G1中串联地排列的五个源极驱动器IC SDIC#1至SDIC#5中的第一源极驱动器IC SDIC#1连接。四个级联线312a连接五个源极驱动器IC SDIC#1至SDIC#5中相邻的源极驱动器IC。第二传输线313a将五个源极驱动器IC SDIC#1至SDIC#5中的第五源极驱动器IC SDIC#5与定时控制器140连接。
[0137] 第一组布线结构中的B-LVDS线320a将第一组G1中串联地排列的五个源极驱动器IC SDIC#1至SDIC#5与定时控制器140连接,以便于传输与内部时钟CLK同步的数据(B-LVDS数据)。
[0138] 虽然图6未示出,为了传输图像数据,第一组布线结构中的图像数据线330a以与图3相同的方式来连接第一组G1中串联地排列的五个源极驱动器IC SDIC#1至SDIC#5中相邻的源极驱动器IC。
[0139] 参考图6,与包括有第一组G1中除五个源极驱动器IC SDIC#1至SDIC#5以外的五个源极驱动器IC SDIC#6至SDIC#10的第二组G2对应的第二组布线结构包括:传输锁信号的锁信号线310b;传输五个源极驱动器IC SDIC#6至SDIC#10的B-LVDS数据(例如,感测数据)的B-LVDS线320b;等等。
[0140] 在第二组布线结构中,为了在级联方案中传输锁信号(LOCK),锁信号线310b包括第一传输线311b、四个级联线312b和第二传输线313b。第一传输线311b将定时控制器140与第二组G2中串联地排列的五个源极驱动器IC SDIC#6至SDIC#10中的第一源极驱动器IC SDIC#6连接。四个级联线312b连接五个源极驱动器IC SDIC#6至SDIC#10中相邻的源极驱动器IC。第二传输线313b将五个源极驱动器IC SDIC#6至SDIC#10中的第五源极驱动器IC SDIC#10与定时控制器140连接。
[0141] 第二组布线结构中的B-LVDS线320b将第二组G2中串联地排列的五个源极驱动器IC SDIC#6至SDIC#10与定时控制器140连接。
[0142] 虽然图6未示出,为了传输图像数据,第二组布线结构中的图像数据线330b以与图3相同的方式来连接第二组G2中串联地排列的五个源极驱动器IC SDIC#6至SDIC#10中相邻的源极驱动器IC。
[0143] 参考图6和图7,定时控制器140通过借助于与第一组G1对应的锁信号线310a的第一传输线311a以及与第二组G2对应的锁信号线310b的第一传输线311b而在锁信号LOCK上承载内部时钟CLK来以具有预定频率的矩形波的形状传输内部时钟CLK。
[0144] 参考图6和图7,第一组G1中的第一源极驱动器IC SDIC#1从定时控制器140接收承载有内部时钟CLK的锁信号LOCK,并且在正常状态(例如,能够正常输出数据电压的状态)的情况下,通过级联线312a中的第一级联线将承载有内部时钟CLK的处于高电平的锁信号LOCK输出至下一个源极驱动器IC SDIC#2。当下一个源极驱动器IC SDIC#2以及剩余的源极驱动器IC SDIC#3、SDIC#4和SDIC#5皆处于正常状态时,通过级联线312a的第二级联线至第四级联线和第二传输线313b来对承载有内部时钟CLK的处于高电平的锁信号LOCK进行传输。
[0145] 参考图6和图7,第一组G1中的第一源极驱动器IC SDIC#1从定时控制器140接收承载有内部时钟CLK的锁信号LOCK,并且在异常状态(例如,不能正常输出数据电压的状态)的情况下,通过级联线312a的第一级联线将承载有内部时钟CLK的处于低电平的锁信号LOCK输出至下一个源极驱动器IC SDIC#2。通过下一个源极驱动器IC SDIC#2以及剩余的源极驱动器IC SDIC#3、SDIC#4和SDIC#5来将承载有内部时钟CLK的信号的处于低电平的LOCK传输至定时控制器140。
[0146] 参考图6和图7,响应于输入的承载有内部时钟CLK的锁信号LOCK,五个源极驱动器IC SDIC#1至SDIC#5中的每个源极驱动器IC使数据(B-LVDS数据)与承载(或叠加)在锁信号LOCK上的内部时钟CLK同步,并且通过B-LVDS线320a将与内部时钟CLK同步的数据(B-LVDS数据)传输至定时控制器140。
[0147] 在第二组G2中,定时控制器140传输承载有内部时钟CLK的锁信号LOCK,锁信号LOCK可以进而以与第一组G1相同的级联方案来通过五个源极驱动器IC SDIC#6至SDIC#10传输至定时控制器140。
[0148] 以与第一组G1相同的方式,与承载在锁信号LOCK上的内部时钟CLK同步的B-LVDS数据(感测数据)可以从第二组G2的五个源极驱动器IC SDIC#6至SDIC#10中的每个源极驱动器IC传输至定时控制器140。
[0149] 因为如上所述定时控制器140传输在锁信号LOCK上的内部时钟CLK,所以多个源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC可以通过使B-LVDS数据与已知的内部时钟CLK同步来将B-LVDS数据传输至定时控制器140。这可以从而防止由于定时控制器140中的异步状态(歪斜现象)而造成的数据识别错误。因此可以防止由于因异步状态(歪斜现象)而造成的数据识别错误而错误地进行下述过程。
[0150] 来自多个源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC的与承载在锁信号LOCK上的内部时钟CLK同步的数据可以是通过包括在子像素内部的ADC来从对应的子像素感测到的数据。
[0151] 因此,可以防止由于异步状态(歪斜现象)而错误地识别感测数据。这可以从而防止错误地确定在对应的子像素内的驱动晶体管DRT的独特特性或独特特性的差,或者防止由于感测数据识别错误而错误地计算要补偿的数据的量,由此提高了图像的质量。
[0152] 参考图6和图8,定时控制器140从多个源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC接收感测数据,即,与内部时钟CLK同步的数据,并且从多个源极驱动器IC SDIC#1至SDIC#10中的至少之一(例如,当多个源极驱动器IC未分组时,为最后源极驱动器IC,或者当多个源极驱动器IC被划分成两个组时,为源极驱动器IC SDIC#5和SDIC#10)接收承载内部时钟CLK的锁信号LOCK。然后,定时控制器140通过使所接收的感测数据与承载在所接收的锁信号LOCK上的内部时钟CLK同步来识别所接收的感测数据,并且基于所识别的感测数据而执行对对应的子像素的亮度进行补偿的补偿过程。
[0153] 例如,补偿过程可以包括:确定驱动晶体管DRT的独特特性的过程,例如阈值电压或在每个子像素中独特特性的差;基于所确定的独特特性或所确定的独特特性的差而计算每个像素要补偿的数据的量的过程;以及存储独特特性或独特特性的差和要补偿的数据的量的过程。
[0154] 如上所述,定时控制器140从多个源极驱动器IC SDIC#1至SDIC#10中的每个源极驱动器IC接收与内部时钟CLK同步的感测数据,并且使用承载在锁信号LOCK上的内部时钟CLK(与所接收的感测数据同步的时钟)来识别感测数据。因此,定时控制器140可以防止在时钟与感测数据之间的异步状态(歪斜现象),由此防止错误地识别感测数据。因此,定时控制器140可以精确地识别每个子像素中的驱动晶体管DRT的独特特性和独特特性的差,并且精确地计算要补偿的数据的量,由此提高图像质量。
[0155] 如上所述,定时控制器140和源极驱动器IC SDIC#k(k=1,2,…,10)提供了用于防止数据与时钟之间的异步状态的信号传输方法。下面将再次描述定时控制器和源极驱动器IC。
[0156] 图9A是示出了根据实施例的显示装置100的控制器900的框图,以及图9B示出了控制器900的锁信号收发器910的内部配置图。
[0157] 参考图9A,根据实施例的显示装置100的控制器900包括:传输以及接收承载有内部时钟CLK的锁信号LOCK的锁信号收发器910;以及接收与内部时钟CLK同步的数据的数据接收器920。
[0158] 如上所述,控制器900通过在锁信号LOCK上承载内部时钟CLK的方式传输锁信号LOCK。因而,源极驱动器IC SDIC#k可以传输与用于识别B-LVDS数据的内部时钟CLK同步的B-LVDS数据。因此,由于内部时钟CLK与B-LVDS数据之间没有异步状态(没有歪斜现象)发生,所以定时控制器140可以精确地识别B-LVDS数据。
[0159] 参考图9A,根据实施例的显示装置100的控制器900还包括补偿器930。当锁信号收发器910接收承载有内部时钟CLK的锁信号LOCK并且数据接收器920接收与同步于内部时钟CLK的感测数据对应的数据时,补偿器930通过将感测数据与承载在所接收的锁信号LOCK上的内部时钟CLK同步来识别感测数据,并且基于所识别的感测数据来进行补偿过程。
[0160] 因为如上所述与B-LVDS对应的感测数据在与内部时钟CLK同步的状态下被接收,所以控制器900可以精确地识别感测数据。因此可以使用感测数据识别的结果来精确地进行补偿过程,由此提高了图像的质量。
[0161] 参考图9B,锁信号收发器910包括:生成锁信号LOCK的锁信号生成器911;基于所存储的内部时钟信息来生成内部时钟CLK的时钟生成器912;通过将由锁信号生成器911生成的锁信号LOCK与由时钟生成器912生成的内部时钟CLK耦合而生成承载有内部时钟CLK的锁信号LOCK的信号处理器913;以及传输由信号处理器913生成的锁信号的锁信号传输器914。
[0162] 另外,参考图9B,锁信号收发器910还包括:接收承载有内部时钟CLK的锁信号LOCK的锁信号接收器915;将内部时钟CLK从由锁信号接收器915接收的锁信号LOCK中提取出的时钟提取器916;以及将由时钟提取器916提取出的内部时钟CLK输出至补偿器930的锁信号输出部917。
[0163] 另外,图9A中所示意性地示出的控制器900可以是本文中描述的定时控制器140。可替代地,控制器900中的锁信号收发器910、数据接收器920和补偿器930中的一个或两个部件可以实施在定时控制器140中,并且剩余的两个或一个部件可以实施在分离的控制器中。
[0164] 图10是根据各种实施例的显示装置100的源极驱动器IC SDIC#k(k=1,2,…,10)的示例性框图。
[0165] 参考图10,根据各种实施例的显示装置100的源极驱动器IC SDIC#k(k是1,2,…和10中之一)包括锁信号收发器1010和数据传输器1020。锁信号收发器1010从上一个源极驱动器IC SDIC#k-1或定时控制器140接收承载有内部时钟CLK的锁信号LOCK,并且在满足特定条件(例如,正常状态)的情况下,将锁信号LOCK输出至下一个源极驱动器IC SDIC#k+1或定时控制器140。数据传输器1020通过B-LVDS线320a和320b将与承载在锁信号LOCK上的内部时钟CLK同步的数据(例如,感测数据)传输至定时控制器140。
[0166] 如上所述,源极驱动器IC SDIC#k接收承载有内部时钟CLK的锁信号LOCK,并且传输与承载在所接收的锁信号LOCK上的内部时钟CLK同步的B-LVDS数据。因此,当定时控制器140识别B-LVDS数据时,没有异步状态(没有歪斜现象)发生,由此数据能够被精确的识别。
[0167] 参考图10,根据各种实施例的显示装置100的源极驱动器IC SDIC#k(k是1,2,…和10中之一)还包括ADC和同步器1030。ADC感测在显示面板110上的对应的子像素中的特定节点处的电压,并且通过将所感测的电压转换成数字值来输出感测数据。同步器1030将由ADC生成的感测数据与由锁信号收发器1010接收的承载在锁信号LOCK上的内部时钟CLK进行同步。
[0168] 参考图10,数据传输器1020将感测数据传输至定时控制器140,感测数据通过同步器1030来与承载在锁信号LOCK上的内部时钟CLK同步。
[0169] 因为如上所述源极驱动器IC SDIC#k通过使感测数据与承载在所接收的锁信号LOCK上的内部时钟CLK同步来传输与B-LVDS数据对应的感测数据,当定时控制器140识别与B-LVDS数据对应的感测数据时,没有异步状态(没有歪斜现象)发生,由此感测数据能够被精确地识别。因此,使用感测数据的识别结果的补偿过程可以精确地进行,由此提高了图像质量。
[0170] 图11是示出了根据各种实施例的显示装置100的信号传输方法的流程图。
[0171] 参考图11,在包括有其上布置有数据线和栅极线的显示面板110、驱动数据线的源极驱动器IC SDIC#k(k是1,2,…和10中之一)以及控制源极驱动器IC SDIC#k的定时控制器140的显示装置100中,显示装置100的信号传输方法包括:在定时控制器140处,通过将内部时钟CLK承载在锁信号LOCK上来传输内部时钟CLK的步骤S1110;在源极驱动器IC SDIC#k处,通过将数据与承载在锁信号LOCK上的内部时钟CLK同步来将数据传输至定时控制器140的步骤S1120;在定时控制器140处,接收承载有内部时钟CLK的锁信号LOCK,并且当接收到与承载在锁信号LOCK上的内部时钟CLK同步的数据时,通过将所接收的数据与承载在所接收的锁信号LOCK上的内部时钟CLK进行同步来识别所接收的数据的步骤S1130。
[0172] 根据上述信号传输方法,因为定时控制器140通过将内部时钟CLK承载在锁信号LOCK上来传输内部时钟CLK,所以多个源极驱动器ICSDIC#1至SDIC#10中的每个源极驱动器IC可以传输与内部时钟CLK同步的B-LVDS数据。当定时控制器140识别出B-LVDS数据时,在内部时钟CLK与B-LVDS数据之间没有异步状态(没有歪斜现象)发生,由此数据可以被精确地识别。
[0173] 根据上文所阐述的实施例,可以提供定时控制器140、源极驱动器ICSDIC#k、显示装置100及显示装置100的信号传输方法,从而能够防止由内部时钟CLK与B-LVDS数据之间的异步状态而在其它情况下造成的数据识别错误。
[0174] 为了说明本发明的某些原理,已经给出了上述描述和附图。本发明所涉及领域的普通技术人员在不脱离本发明的原理的情况下可以通过合并、划分、代替或改变元件来做出许多修改和变化。本文中所公开的上述实施例应仅作为说明性地被解释,而不是对本发明的原理和范围的限制。应当理解的是,本发明的范围应由所附权利要求以及落入本发明的范围内的所有的权利要求等同方案来限定。
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