半导体装置的制造方法及半导体装置 |
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| 申请号 | CN201580038164.6 | 申请日 | 2015-04-10 | 公开(公告)号 | CN106537568B | 公开(公告)日 | 2019-07-12 |
| 申请人 | 三菱电机株式会社; | 发明人 | 滨田宪治; 三浦成久; 中西洋介; | ||||
| 摘要 | 本 发明 涉及 半导体 装置的制造方法及半导体装置。所述半导体装置的制造方法具备：准备在SiC支承衬底上配设了与上述SiC支承衬底相比杂质浓度为1万分之1以下、并且厚度为50μm以上的SiC 外延 生长 层的SiC外延衬底的工序(a)；选择性地将杂质 离子注入 上述SiC外延衬底的第1主面而形成构成半导体元件的杂质区域的工序(b)；将规定的离子注入上述SiC外延衬底的第2主面而形成控制上述SiC外延衬底的 翘曲 的离子注入区域的工序(c)；和在上述工序(b)及工序(c)之后将上述SiC外延衬底加热的工序(d)。 | ||||||
| 权利要求 | 1.一种半导体装置的制造方法，具备： |
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| 说明书全文 | 半导体装置的制造方法及半导体装置技术领域背景技术[0002] 在使用碳化硅(SiC)的超高耐压(耐压为10kV以上)的半导体装置中，为了确保耐压，降低漂移层的杂质浓度、且将膜厚设计得厚。作为漂移层，通常由在杂质浓度高的SiC支承衬底上通过外延生长所形成的杂质浓度低的SiC外延生长层来构成。 [0003] 就SiC的杂质浓度而言，在导电型为n型的情况下，一般通过使氮原子的掺杂浓度变化而进行控制。氮原子将SiC结晶的碳原子位置置换、能够作为供体而发挥作用。就氮原子而言，与碳原子相比，由于原子半径小，因此如果在SiC结晶中掺杂氮，则晶格常数缩小。 [0004] 在杂质浓度高的SiC支承衬底上形成杂质浓度低的SiC外延生长层的情况下，由于SiC支承衬底与SiC外延生长层的晶格常数之差，产生晶格不匹配，在由SiC支承衬底和SiC外延生长层构成的SiC外延衬底中产生大的翘曲。 [0005] 即，由于SiC外延生长层的压缩应力，SiC外延衬底成为以向SiC外延生长层侧突出的方式翘曲的凸形状。在SiC外延衬底的翘曲大的情况下，在SiC半导体装置的制造工艺中、特别是通过热处理等施加热冲击的工序中，SiC外延衬底有可能破裂。另外，越要使SiC半导体装置成为高耐压，则越要求杂质浓度低、并且厚膜的SiC外延生长层，因此存在SiC外延衬底的翘曲进一步变大的问题。 [0006] 为了缓和SiC支承衬底与SiC外延生长层的晶格不匹配，提案有：在SiC支承衬底与SiC外延生长层之间，例如如专利文献1中公开那样，设置杂质浓度阶段性地进行变化的阶段的倾斜结构或连续地进行变化的连续的倾斜结构的缓冲层。 [0007] 另外，在专利文献2中，公开有如下的技术：在III族氮化物半导体衬底中，在衬底的两主面侧从各自的主面进行离子注入、形成规定的深度的离子注入区域，由此减小衬底的翘曲。 [0008] 但是，如专利文献1那样，在SiC支承衬底与SiC外延生长层之间设置缓冲层的方法中，虽然使形成SiC外延生长层后(形成半导体元件前)的翘曲减小，但不能避免由于半导体元件形成条件(例如，离子注入条件)而产生的SiC外延衬底的翘曲。 [0009] 另外，在专利文献2中公开的方法、即在半导体衬底的两主面形成离子注入区域来控制衬底的翘曲的方法中，即使能够抑制半导体元件形成前的衬底的翘曲，但对于是否能够抑制半导体元件形成后的衬底的翘曲仍残留疑问。 [0010] 现有技术文献 [0011] 专利文献 [0012] 专利文献1：日本再公表2011-083552号公报 [0013] 专利文献2：日本特开2011-100860号公报 发明内容[0014] 发明要解决的课题 [0015] 如以上说明那样，不希望由于SiC支承衬底与SiC外延生长层之间的晶格不匹配而在SiC外延衬底中产生翘曲，要求抑制SiC外延衬底的翘曲的技术。特别地，在制造超高耐压的半导体装置的情况下，与杂质浓度高的低电阻SiC支承衬底相比，使用杂质浓度为1万分之1以下、并且厚度为50μm以上的SiC外延生长层，因此SiC外延衬底的翘曲变得显著。 [0016] 本发明为了解决上述那样的问题而完成，目的在于提供：防止在SiC半导体装置的制造工艺中SiC外延衬底破裂、能够稳定地制造SiC半导体装置的半导体装置的制造方法。 [0017] 用于解决课题的手段 [0018] 本发明涉及的半导体装置的制造方法，具备：准备在SiC支承衬底上配设了与上述SiC支承衬底相比杂质浓度为1万分之1以下、并且厚度为50μm以上的SiC外延生长层的SiC外延衬底的工序(a)；选择性地将杂质离子注入上述SiC外延衬底的第1主面而形成构成半导体元件的杂质区域的工序(b)；将规定的离子注入上述SiC外延衬底的第2主面而形成控制上述SiC外延衬底的翘曲的离子注入区域的工序(c)；和在上述工序(b)及工序(c)之后将上述SiC外延衬底加热的工序(d)。 [0019] 发明的效果 [0020] 根据本发明涉及的半导体装置的制造方法，由于具备形成控制SiC外延衬底的翘曲的离子注入区域的工序，因此由于SiC支承衬底与SiC外延生长层的晶格不匹配而产生的SiC外延衬底的翘曲受到抑制，能够得到大体上平坦的SiC外延衬底。因此，即使进行紧接着的热处理，SiC外延衬底也不破裂，能够稳定地得到SiC半导体装置。另外，就用于控制SiC外延衬底的翘曲的离子注入而言，由于对SiC外延衬底的第1主面的相反侧的面实施，因此可以不考虑对SiC外延衬底的第1主面的半导体元件的形成条件、SiC外延生长层的厚度、杂质浓度地选择用于控制翘曲的最佳的注入条件。附图说明 [0021] 图1为表示通过本发明涉及的实施方式1的半导体装置的制造方法所形成的SiC-MOSFET的构成的剖面图。 [0022] 图2为表示通过本发明涉及的实施方式1的半导体装置的制造方法所形成的SiC-MOSFET的俯视形状的图。 [0023] 图3为说明本发明涉及的实施方式1的半导体装置的制造方法的剖面图。 [0024] 图4为说明本发明涉及的实施方式1的半导体装置的制造方法的剖面图。 [0025] 图5为说明本发明涉及的实施方式1的半导体装置的制造方法的剖面图。 [0026] 图6为表示设置了缓冲层的SiC外延衬底的剖面图。 [0027] 图7为说明本发明涉及的实施方式1的半导体装置的制造方法的变形例的剖面图。 [0028] 图8为说明本发明涉及的实施方式1的半导体装置的制造方法的变形例的俯视图。 [0029] 图9为说明本发明涉及的实施方式1的半导体装置的制造方法的变形例的俯视图。 [0030] 图10为表示晶片状态的SiC外延衬底的形状变化的立体图。 [0031] 图11为表示晶片状态的SiC外延衬底的形状变化的立体图。 [0032] 图12为表示晶片状态的SiC外延衬底的形状变化的立体图。 [0033] 图13为说明本发明涉及的实施方式2的半导体装置的制造方法的剖面图。 [0034] 图14为表示设置了缓冲层的SiC外延衬底的剖面图。 [0035] 图15为说明本发明涉及的实施方式3的半导体装置的制造方法的剖面图。 [0036] 图16为表示设置了缓冲层的SiC外延衬底的剖面图。 [0037] 图17为说明本发明涉及的实施方式4的半导体装置的制造方法的剖面图。 [0038] 图18为说明本发明涉及的实施方式5的半导体装置的制造方法的剖面图。 [0039] 图19为说明本发明涉及的实施方式5的半导体装置的制造方法的剖面图。 [0040] 图20为表示设置了缓冲层的SiC外延衬底的剖面图。 [0041] 图21为说明本发明涉及的实施方式6的半导体装置的制造方法的剖面图。 具体实施方式[0042] (实施方式1) [0043] 图1为表示通过本发明涉及的实施方式1的半导体装置的制造方法所形成的SiC-MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)100的构成的剖面图。应予说明，在以下的记载中，关于杂质的导电型，将n型定义为“第1导电型”，将p型定义为“第2导电型”，也可以是其相反的定义。 [0044] (装置构成) [0045] 如图1中所示那样，将SiC-MOSFET100形成于在第1导电型(n型)的SiC支承衬底1的Si原子面上或C原子面上配设了第1导电型的SiC外延生长层2的SiC外延衬底10。 [0046] 即，在SiC外延衬底10的SiC外延生长层2的上层部，选择性地配设第2导电型(p型)的多个阱区3，在各阱区3的表面内配设第2导电型的阱接触区5，以包围阱接触区5的方式配设第1导电型的源区4。另外，在SiC支承衬底1的配设了SiC外延生长层2的一侧的相反侧的主面，配设离子注入区域6。 [0047] 在此，使用图2对SiC-MOSFET100的俯视形状进行说明。予以说明，图2为从阱区3侧观看SiC-MOSFET100的俯视图，如图2中所示那样，源区4将外形为大致四方形的阱接触区5的周围包围，进而其外周被阱区3包围。 [0048] 予以说明，就在相邻的阱区3间以从源区4的一部分上部跨越到阱区3上及从SiC外延生长层2上跨越到相邻的阱区3的源区4的一部分上部的方式所设置的栅绝缘膜及以将该栅绝缘膜上覆盖的方式所设置的栅电极、另外在SiC支承衬底1上所形成的漏电极等而言，省略图示。予以说明，在图2中，相当于A-A线处的剖面的为图1。 [0049] (制造方法) [0050] 接着，使用依次对制造工序进行说明的剖面图即图3～图5来对本发明涉及的实施方式1的半导体装置的制造方法进行说明。 [0051] 首先，在图3中所示的工序中，通过对于第1导电型的SiC支承衬底1的Si原子面或C原子面的外延生长，形成第1导电型的SiC外延生长层2，由此得到SiC外延衬底10。应予说明，将该工序称为准备SiC外延衬底的工序。 [0052] SiC外延生长层2的杂质浓度比SiC支承衬底1的杂质浓度低，例如，在使SiC支承衬底1的杂质浓度为1×1019cm-3的情况下，使SiC外延生长层2的杂质浓度为1×1014cm-3。就SiC支承衬底1及SiC外延生长层2的掺杂剂而言，在将导电型控制为n型的情况下使用氮，在将导电型控制为p型的情况下使用铝。 [0053] 就SiC支承衬底1的杂质浓度而言，优选在1×1017cm-3～1×1021cm-3的范围，就SiC外延生长层2的杂质浓度而言，优选在1×1013cm-3～1×1016cm-3的范围。另外，SiC外延生长层2的厚度优选设为50μm～500μm。由于SiC外延生长层2的压缩应力，SiC外延衬底10必然以向SiC外延生长层2侧突出的方式翘曲。 [0054] 接着，对于SiC外延衬底10的SiC外延生长层2侧的主面(第1主面)进行选择性的离子注入，如图4中所示那样，在SiC外延生长层2的上层部，形成第2导电型的阱区3、第1导电型的源区4及第2导电型的阱接触区5。 [0055] 更具体地，对于SiC外延生长层2的上层部，经由图案化为规定的形状的注入掩模而进行第2导电型(p型)杂质的离子注入，选择性地形成多个阱区3。 [0056] 接着，在各个阱区3的表面内，经由图案化为规定的形状的注入掩模而进行第1导电型(n型)杂质的离子注入，选择性地形成源区4。 [0057] 进而，对于各个源区4经由图案化为规定的形状的注入掩模而进行第2导电型杂质的离子注入，选择性地形成阱接触区5。 [0059] 予以说明，阱区3、源区4及阱接触区5的形成顺序并不限定于上述的顺序。 [0060] 另外，就该离子注入而言，可以用单一的注入能量来进行，也可以使注入能量阶段性地、例如从高能量向低能量变化而进行。 [0061] 另外，作为被离子注入的第1导电型杂质，使用氮、磷，作为第2导电型杂质，使用铝、硼，离子注入时的注入离子的注入面密度(剂量)优选在1×1013cm-2～1×1016cm-2的范围内，注入能量优选在10keV～10MeV的范围内。 [0062] 例如，阱区3、源区4及阱接触区5的杂质浓度优选分别在1×1017cm-3～1×1019cm-3、1×1018cm-3～1×1020cm-3及1×1019cm-3～1×1021cm-3的范围内。 [0063] 另外，阱区3、源区4及阱接触区5的深度优选分别在0.5～3μm、0.2～1μm及0.2μm～1μm的范围内。 [0065] 接着，对于SiC外延衬底10的SiC支承衬底1侧的主面(第2主面)进行离子注入，如图5中所示那样，在SiC支承衬底1的主面整个面形成离子注入区域6。该离子注入可以用单一的注入能量来进行，也可以使注入能量阶段性地、例如从高能量到低能量变化而进行。 [0066] 另外，该离子注入时的注入离子的注入面密度(剂量)优选在1×1013cm-2～1×16 -2 10 cm 的范围内，注入能量优选在10keV～10MeV的范围内。通过在这样的条件下进行离子注入，在离子注入区域6中，被注入的元素的浓度与SiC支承衬底1内的其他区域相比，成为高1位数以上的浓度。 [0067] 予以说明，在上述离子注入时，将SiC外延衬底的温度设定在10℃～1000℃的范围内来进行。由此，得到能够使离子注入时产生的结晶缺陷(注入缺陷)在某种程度上恢复的效果。 [0068] 另外，离子注入区域6的厚度优选在0.1μm～10μm的范围内，作为用于该离子注入的元素，优选地，可列举碳、硅、氢、氦、氩等的对于SiC成为非活性的非掺杂剂的元素，也可使用铝、硼、磷、氮等的掺杂剂。 [0069] 即，对于第1导电型(n型)的SiC支承衬底1，也可以使用成为相同导电型的元素、例如磷、氮等的n型掺杂剂，这种情况下，可以使离子注入区域6的杂质浓度为与SiC支承衬底1的杂质浓度同等或其以上。由此，能够使在SiC外延衬底10的第2主面上形成金属电极时的接触电阻减小。 [0070] 另一方面，对于第1导电型(n型)的SiC支承衬底1，也可以使用成为相反的导电型(p型)的元素、例如铝、硼等的p型掺杂剂，这种情况下，可以使离子注入区域6的杂质浓度为与SiC支承衬底1的杂质浓度同等或其以上。由此，能够将离子注入区域6作为SiC-IGBT(Insulated Gate Bipolar Transistor)的集电层。在采用该构成的情况下，不是得到SiC-MOSFET而是得到SiC-IGBT，成为制造SiC-IGBT的情况下有效的构成。 [0071] 一般地如果将离子注入结晶体，则由于杂质原子的填充效应(詰め込み効果)和照射缺陷生成，注入层进行体积膨胀。由于体积膨胀被约束于衬底，结果对于离子注入面平行地诱发压缩应力。该现象与注入离子的种类无关，如果注入掺杂剂，则一并得到导电型控制、接触电阻减小的效果，但如果单纯地以抑制衬底的翘曲为目的，则优选注入非掺杂剂。 [0072] 最后，通过进行对于SiC外延衬底10的热处理，使注入离子活化，得到图1中所示的SiC-MOSFET100。其中，SiC外延衬底10的加热温度优选在1000℃～2000℃的范围内，更优选设为1400℃～1800℃的范围内。 [0073] 这样，实施了用于阱区3、源区4及阱接触区5等的杂质区域形成的向SiC外延衬底10的第1主面的离子注入、和用于控制SiC外延衬底10的翘曲的向第2主面的离子注入后，实施SiC外延衬底10的热处理(活化退火)，因此SiC外延衬底10的翘曲受到抑制而得到大致平坦的SiC外延衬底10。 [0074] 另外，就用于控制翘曲的离子注入而言，由于对于与SiC外延衬底10的第1主面的相反侧的第2主面实施，因此可以不考虑对SiC外延衬底10的第1主面的半导体元件形成条件(例如，离子注入条件)、SiC外延生长层2的厚度、杂质浓度地选择用于控制翘曲的最佳的注入条件。因此，由于SiC支承衬底与SiC外延生长层的晶格不匹配而产生的SiC外延衬底的翘曲受到抑制，同时由形成构成半导体元件的杂质区域的工序所产生的SiC外延衬底的翘曲受到抑制。 [0075] 其结果，得到大致平坦的SiC外延衬底10，因此即使后面进行热处理而施加热冲击，SiC外延衬底10也不破裂，能够稳定地制造SiC半导体装置。 [0076] 予以说明，就图3中所示的SiC外延衬底10而言，SiC支承衬底1与SiC外延生长层2直接相接，但可以如图6中所示那样形成在SiC支承衬底1与SiC外延生长层2之间设置了第1导电型的缓冲层BF的SiC外延衬底11。就缓冲层而言，为将在外延层与衬底之间的载流子浓度的差异进行缓和的层，将厚度设定为0.5～10μm(500nm～10000nm)左右。 [0077] (变形例1) [0078] 作为离子注入区域6的离子注入元素也可使用镍等的金属。这种情况下，通过进行对于SiC外延衬底10的1000℃～2000℃的范围内、更优选地1400℃～1800℃的范围内的热处理，使杂质区域的注入离子活化，同时离子注入区域6成为硅化镍层16。 [0079] 在图7中示出在SiC支承衬底1的配设了SiC外延生长层2的侧的相反侧的主面形成硅化镍层16的SiC-MOSFET100A。 [0080] 通过这样设置硅化镍层16，SiC外延衬底10的翘曲受到抑制，同时使在SiC外延衬底10的第2主面上形成金属电极时的与金属电极的接触电阻减小。 [0081] 另外，作为离子注入元素，也可以使用锗等IV族元素。这种情况下，由于在离子注入区域6中带隙与SiC相比变窄，因此能够使SiC外延衬底10的第2主面与金属电极的接触电阻减小。 [0082] (变形例2) [0083] 以上说明的实施方式1中，作为在SiC外延衬底10的第2主面整个面形成离子注入区域6的实施方式进行了说明，但该离子注入可经由注入掩模来选择性地进行。作为注入掩模，可以使用例如照相制版用的光致抗蚀剂或硅氧化膜。 [0084] 在图8中，作为选择性的离子注入的一例，示出有在第2主面形成离子注入区域6以使得俯视形状成为环状的构成。 [0085] 即，图8中示出从第2主面侧观看晶片状态的SiC外延衬底10的俯视图，在SiC支承衬底1以环状形成有离子注入区域6。 [0086] 另外，可如图9中所示那样在第2主面形成离子注入区域6以使得俯视形状成为格子状。 [0087] 即，图9中示出了从第2主面侧观看晶片状态的SiC外延衬底10的俯视图，在SiC支承衬底1以格子状形成有离子注入区域6。 [0088] 通过这样选择性地形成离子注入区域6以使得俯视形状成为几何学形状，在进行了离子注入的区域和没有进行离子注入的区域在压缩应力上产生差、能够控制SiC外延衬底10的翘曲。离子注入区域6的俯视形状可根据由对第1主面的离子注入所产生的翘曲的状态来决定。 [0089] 予以说明，如图8及图9中所示那样，在晶片状态的SiC外延衬底10的侧面，设置作为表示结晶的方位的标记的定向平面OF1及OF2，两者以成为彼此成90°的角度的位置关系的方式设置。 [0090] 即，SiC外延衬底10具有与(11-20)方向平行的定向平面OF1、和与(11-20)方向交叉、并且长度与定向平面OF1不同的定向平面OF2。 [0091] 通过利用这样的定向平面OF1及OF2，能够确定在选择性地形成离子注入区域6时的方向性、能够形成可以更有效地防止SiC外延衬底10的翘曲的俯视形状的离子注入区域6。予以说明，离子注入区域6的俯视形状并不限定于上述形状，可以为更复杂的几何学形状。 [0092] 予以说明，在选择性地形成离子注入区域6的情况下，只是SiC外延衬底10的翘曲的抑制成为目的，在用非掺杂剂形成了离子注入区域6的情况下还是在用掺杂剂形成了离子注入区域6的情况下，都优选在实施了活化退火后将离子注入区域6全部除去。 [0093] (变形例3) [0094] 在以上说明的实施方式1中，作为使离子注入区域6的杂质浓度在SiC外延衬底10的第2主面整个面均匀的实施方式进行了说明，但也可使离子注入区域6的杂质浓度在第2主面内不同。 [0095] 例如，在SiC外延衬底10的半径为R的情况下，将SiC外延衬底10的距中心的距离设为r(r＜R)，例如在将r＝0～0.5R的区域设为“内周区域”、将其以外的区域设为“外周区域”的情况下，可以在外周区域使杂质浓度比较高、在内周区域使杂质浓度比较低，或者相反地，可以在外周区域使杂质浓度比较低、在内周区域使杂质浓度比较高。 [0096] 由此，在内周区域与外周区域在压缩应力方面产生差，能够控制SiC外延衬底10的翘曲。予以说明，就在外周区域使杂质浓度高或者低而言，可根据由对第1主面的离子注入所产生的翘曲的状态来决定。 [0097] 另外，在实施方式1中，作为使离子注入区域6的深度在SiC外延衬底的第2主面整个面均匀的实施方式进行了说明，但也可以使离子注入区域6的深度在SiC外延衬底的第2主面整个面不同。 [0098] 例如，可以在SiC外延衬底10的外周区域使离子注入区域6的深度比较深、在内周区域使离子注入区域6的深度比较浅，或者相反地，可以在外周区域使离子注入区域6的深度比较浅、在内周区域使离子注入区域6的深度比较深。 [0099] 由此，在内周区域与外周区域在压缩应力方面产生差，能够控制SiC外延衬底10的翘曲。予以说明，就在外周区域使离子注入区域6的深度浅或者深而言，可根据由对第1主面的离子注入所产生的翘曲的状态来决定。 [0100] (效果) [0101] 对于使用以上说明了的实施方式1的半导体装置的制造方法而进行了控制3英寸SiC外延衬底的翘曲的实验时的、晶片状态的SiC外延衬底11(图6)的形状变化，使用图10～图12来进行说明。 [0102] 在进行本实验时，作为SiC外延衬底11，使SiC支承衬底1的杂质浓度为1×1019cm-3，使SiC外延生长层2的杂质浓度为5×1014cm-3。另外，SiC外延生长层2的厚度为142μm。 [0103] 予以说明，就SiC支承衬底1与SiC外延生长层2之间的缓冲层BF而言，使杂质浓度为1×1018cm-3，使厚度为1μm。SiC支承衬底1、SiC外延生长层2、缓冲层BF的导电型全部使用了n型的导电型。 [0104] 将SiC外延衬底11的晶片形状示于图10中。如图10中所示那样，SiC外延衬底11相对于Si原子面成为凸形状，SORI为9.3μm。 [0105] 其中，所谓“SORI”，为非吸附状态的晶片中的晶片表面的最优拟合基准面(ベストフィット基準面)(通过最小二乘法所算出了的面)与晶片表面的距离的最大值与最小值之差。然后，对于SiC外延衬底11的第1主面，进行用于半导体元件形成的离子注入。在用于该半导体元件形成的离子注入中，使用铝作为p型杂质，使用氮作为n型杂质。 [0106] 将进行了用于半导体元件形成的离子注入后的晶片形状示于图11中。如图11中所示，就进行了用于半导体元件形成的离子注入后的晶片形状而言，相对于Si原子面的突出变得更为显著，SORI增大到27.4μm。认为：通过进行离子注入，SORI増大起因于由离子注入所产生的压缩应力。 [0107] 然后，对于SiC外延衬底11的第2主面整个面，形成用于控制SiC外延衬底11的翘曲的离子注入区域6。作为该离子注入的元素，使用碳。另外，使该离子注入时的注入面密度为15 -2 5×10 cm ，使SiC外延衬底11的温度为600℃。 [0108] 将形成了离子注入区域6后的晶片形状示于图12中。如图12中所示那样，就形成了离子注入区域6后的晶片形状而言，相对于Si原子面形成凸形状，但SORI减小到8.7μm。认为：这起因于由在SiC外延衬底11的第2主面整个面形成的离子注入区域6所产生的压缩应力。 [0109] 然后，为了注入离子的活化，对于图12中所示的SiC外延衬底11，在非活性气氛中进行了1700℃的热处理，但SiC外延衬底11的断裂没有得到确认。 [0110] 另一方面，为了比较，在对于图11中所示的SiC外延衬底11不进行用于控制SiC外延衬底11的翘曲的离子注入地进行了同样的热处理的情况下，在SiC外延衬底11发生断裂。 [0111] 由以上的实验结果证实：为了在SiC外延衬底没有断裂地稳定地制造SiC半导体装置，通过对与形成半导体元件的主面相反侧的主面实施用于控制翘曲的离子注入而得到平坦的SiC外延衬底是有效的。予以说明，认为：如果SORI在0μm～10μm的范围内，能够防止在热循环中SiC外延衬底断裂。 [0112] (实施方式2) [0113] 在上述的实施方式1的半导体装置的制造方法中，使用了在第1导电型的SiC支承衬底1上配设了第1导电型的SiC外延生长层2的SiC外延衬底10，但在本发明涉及的实施方式2的半导体装置的制造方法中，如图13中所示那样，使用了在SiC外延衬底10中的SiC外延生长层2上进一步配设了第1导电型的追加SiC外延生长层7的SiC外延衬底10A。 [0114] 就追加SiC外延生长层7的杂质浓度而言，优选比SiC支承衬底1的杂质浓度低、并且比SiC外延生长层2的杂质浓度高。追加SiC外延生长层7的杂质浓度的范围例如优选在1×1016cm-3～1×1018cm-3。 [0115] 另外，追加SiC外延生长层7的深度的范围优选在0.5μm～5μm。 [0116] 然后，对于SiC外延衬底10A的追加SiC外延生长层7侧的主面(第1主面)，进行用于半导体元件形成的选择性的离子注入，另外，对于SiC外延衬底10A的SiC支承衬底1侧的主面(第2主面)进行用于衬底的翘曲控制的离子注入，实施用于杂质的活化的热处理，对于这些制造工序，由于与实施方式1同样，因此省略说明。 [0117] 根据以上说明的实施方式2涉及的半导体装置的制造方法，由于对SiC外延衬底10A的第2主面实施了用于控制SiC外延衬底10A的翘曲的离子注入，因此即使进行了用于半导体元件形成的离子注入后，也得到大致平坦的SiC外延衬底10A，即使之后进行热处理而施加热冲击，SiC外延衬底10A也不断裂，能够稳定地制造SiC半导体装置。 [0118] 予以说明，通过设置SiC外延生长层7，能够使JFET(结型FET)电阻减小。即，在制作IGBT等的开关半导体元件的情况下，对于SiC外延衬底的第1主面，分离地形成例如p型的阱区，在超高耐压(耐压为10kV以上)的半导体装置中，由于将漂移层(SiC外延生长层)的杂质浓度设定得低，因此被阱区夹持了的区域(JFET区域)的电阻显著地增加。因此，通过形成杂质浓度比漂移层高的层(追加SiC外延生长层)、在该层内形成阱区，能够谋求JFET电阻的减小。另外，就追加SiC外延生长层而言，由于杂质浓度比漂移层高，因此产生拉伸应力，也有助于SiC外延衬底的翘曲的减轻。 [0119] 另外，就图13中所示的SiC外延衬底10A而言，SiC支承衬底1与SiC外延生长层2直接接触、SiC外延生长层2与追加SiC外延生长层7直接接触，但可以如图14中所示那样制成在SiC支承衬底1与SiC外延生长层2之间设置了第1导电型的缓冲层BF1、在SiC外延生长层2与追加SiC外延生长层7之间设置了第1导电型的缓冲层BF2的SiC外延衬底11A。就缓冲层而言，为将由在外延层与衬底之间的载流子浓度的差异所引起的晶格不匹配进行缓和的层，将厚度设定为0.5～10μm(500nm～10000nm)左右。 [0120] (实施方式3) [0121] 在上述的实施方式1的半导体装置的制造方法中，使用了在第1导电型的SiC支承衬底1上配设了第1导电型的SiC外延生长层2的SiC外延衬底10，但在本发明涉及的实施方式3的半导体装置的制造方法中，如图15中所示那样，使用在第2导电型的SiC支承衬底8上配设了第1导电型的SiC外延生长层2的SiC外延衬底10B。 [0122] SiC支承衬底8的杂质浓度的范围优选在1×1017cm-3～1×1021cm-3，能够得到以SiC支承衬底8为集电层的SiC-IGBT。 [0123] 然后，对于SiC外延衬底10B的SiC外延生长层2侧的主面(第1主面)，进行用于半导体元件形成的选择性的离子注入，另外，对于SiC外延衬底10A的SiC支承衬底1侧的主面(第2主面)进行用于衬底的翘曲控制的离子注入，实施用于杂质的活化的热处理，对于这些制造工序，由于与实施方式1同样，因此省略说明。 [0124] 根据以上说明了的实施方式3涉及的半导体装置的制造方法，由于对SiC外延衬底10B的第2主面实施了用于控制SiC外延衬底10B的翘曲的离子注入，因此即使在进行了用于半导体元件形成的离子注入后，也得到大致平坦的SiC外延衬底10B，即使之后进行热处理而施加热冲击，SiC外延衬底10B也不断裂，能够稳定地制造SiC半导体装置。 [0125] 予以说明，即使在本实施方式3中，可以与实施方式2同样地在SiC外延生长层2上进一步形成第1导电型的追加SiC外延生长层7。 [0126] 另外，在图15中所示的SiC外延衬底10B中，SiC支承衬底8与SiC外延生长层2直接接触，但也可如图16中所示那样形成在SiC支承衬底8与SiC外延生长层2之间设置了第2导电型的缓冲层BF3和第1导电型的缓冲层BF4的SiC外延衬底11B。就缓冲层而言，为将由在外延层与衬底之间的载流子浓度的差异所引起的晶格不匹配进行缓和的层，将厚度设定为0.5～10μm(500nm～10000nm)左右。 [0127] (实施方式4) [0128] 在上述的实施方式1的半导体装置的制造方法中，使用了在第1导电型的SiC支承衬底1上配设了第1导电型的SiC外延生长层2的SiC外延衬底10，但在本发明涉及的实施方式4的半导体装置的制造方法中，如图17中所示那样，使用只由第1导电型的SiC外延生长层2所构成的SiC外延衬底10C。 [0129] 就SiC外延衬底10C而言，通过对于图3中所示的SiC外延衬底10、通过机械的或化学的或其他方法将SiC支承衬底1除去而得到。这样得到的只由外延生长层构成的SiC外延衬底10C称为“自支撑衬底(自立衬底)”，准备自支撑衬底的工序也称为准备SiC外延衬底的工序。 [0130] 就SiC外延衬底10C而言，由于为自支撑衬底，因此没有产生对于SiC外延生长层2的压缩应力。因此，与图3、图13及图15中各自所示的SiC外延衬底10、10A及10B相比，SiC外延衬底10C的翘曲小。 [0131] 然后，对于SiC外延衬底10C的一个主面(第1主面)，进行用于半导体元件形成的选择性的离子注入，另外，对于SiC外延衬底10C的另一主面(第2主面)，进行用于衬底的翘曲控制的离子注入，实施用于杂质的活化的热处理，对于这些制造工序，由于与实施方式1同样，因此省略说明。予以说明，在用于衬底的翘曲控制的离子注入区域，被注入的元素的浓度与SiC外延生长层2内的其他区域相比成为高1位数以上的浓度。 [0132] 另外，在形成用于衬底的翘曲控制的离子注入区域时，在使该离子注入中使用的元素为碳的情况下，至少在注入了碳的区域，载流子陷阱的密度与SiC外延生长层2内的其他区域相比变得低1位数以上。在以下对其原理进行说明。 [0133] 作为SiC结晶中的成为寿命控制体(ライフタイムキラー)的电活性的缺陷(载流子陷阱)，目前为止已查明了碳空穴。在SiC结晶中将碳进行离子注入，在注入了碳的区域追加导入晶格间碳原子，进而将SiC结晶加热，由此被追加导入了的晶格间碳原子扩散到深部、使SiC结晶中的载流子陷阱在电气上非活性化。因此，至少在将碳进行了离子注入的区域，载流子陷阱的密度与SiC外延生长层2内的其他区域相比变得低1位数以上。 [0134] 根据以上说明的实施方式4涉及的半导体装置的制造方法，由于对SiC外延衬底10C的第2主面实施有用于控制SiC外延衬底10C的翘曲的离子注入，因此即使在进行了用于半导体元件形成的离子注入后，也得到大致平坦的SiC外延衬底10C，即使之后进行热处理而施加热冲击，SiC外延衬底10C也不断裂，能够稳定地制造SiC半导体装置。 [0135] 这样，实施方式4的制造方法与专利文献2中公开的方法明显不同，在热处理时不存在支承衬底1，对于半导体衬底(SiC外延衬底)本身实施热处理。 [0136] 另外，对于SiC外延衬底10C，也能够制作SiC-MOSFET、SiC-IGBT的任意的半导体装置。 [0137] 予以说明，在本实施方式3中，也可与实施方式2同样地在SiC外延生长层2上进一步形成第1导电型的追加SiC外延生长层7。 [0138] (实施方式5) [0139] 在上述的实施方式2的半导体装置的制造方法中，使用在SiC外延衬底10中的SiC外延生长层2上进一步配设了第1导电型的追加SiC外延生长层7的SiC外延衬底10A，但在本发明涉及的实施方式5的半导体装置的制造方法中，如图18中所示那样，使用在SiC外延衬底10中的SiC外延生长层2上进一步配设了第2导电型的追加SiC外延生长层9的SiC外延衬底10D。 [0140] 追加SiC外延生长层9的杂质浓度优选比SiC外延生长层2的杂质浓度高。追加SiC外延生长层9的杂质浓度的范围例如优选在1×1016cm-3～1×1021cm-3内。 [0141] 另外，追加SiC外延生长层9的深度的范围优选在0.5μm～300μm内。 [0142] 接着，通过对于SiC外延衬底10D，通过机械的或化学的或其他方法将SiC支承衬底1除去，由此如图19中所示那样形成具有追加SiC外延生长层9和SiC外延生长层2的SiC外延衬底10E。 [0143] 在SiC外延衬底10E中，第1主面为SiC外延生长层2的主面，第2主面为追加SiC外延生长层9的主面。 [0144] 然后，对于SiC外延衬底10E的第1主面，进行用于半导体元件形成的选择性的离子注入，另外，对于SiC外延衬底10E的第2主面，进行用于衬底的翘曲控制的离子注入，实施用于杂质的活化的热处理，对于这些制造工序，由于与实施方式1同样，因此省略说明。 [0145] 根据以上说明了的实施方式5涉及的半导体装置的制造方法，由于对SiC外延衬底10E的第2主面实施有用于控制SiC外延衬底10E的翘曲的离子注入，因此即使在进行了用于半导体元件形成的离子注入后，也得到大致平坦的SiC外延衬底10E，即使之后进行热处理而施加热冲击，SiC外延衬底10E也不断裂，能够稳定地制造SiC半导体装置。 [0146] 予以说明，就追加SiC外延生长层9而言，由于为与漂移层(SiC外延生长层2)相反的导电型，因此能够形成为对漂移层供给少数载流子的集电层，能够得到SiC-IGBT。就追加SiC外延生长层9而言，由于与漂移层相比杂质浓度高，因此产生拉伸应力，也有助于SiC外延衬底的翘曲的减小。 [0147] 另外，在图19中所示的SiC外延衬底10E中，追加SiC外延生长层9与SiC外延生长层2直接接触，但也可如图20中所示那样形成在追加SiC外延生长层9与SiC外延生长层2之间设置了第2导电型的缓冲层BF5和第1导电型的缓冲层BF6的SiC外延衬底11E。就缓冲层而言，为将由在外延层与衬底之间的载流子浓度的差异所引起的晶格不匹配进行缓和的层，将厚度设定为0.5～10μm(500nm～10000nm)左右。 [0148] (实施方式6) [0149] 在上述的实施方式4的半导体装置的制造方法中，使用通过采用机械的或化学的或其他方法将SiC支承衬底1除去而得到的SiC外延衬底，但在本发明涉及的实施方式6的半导体装置的制造方法中，如图21中所示那样，使用通过机械的或化学的或其他方法将SiC支承衬底1的一部分除去、与图3中所示的SiC外延衬底10相比使SiC支承衬底的厚度变薄的SiC外延衬底10F。 [0150] 即，就本发明涉及的实施方式6的半导体装置的制造方法而言，除了上述的实施方式1的半导体装置的制造方法以外，还具备从第2主面将SiC支承衬底1的一部分除去的工序。予以说明，在该工序中，使SiC支承衬底1的厚度与SiC外延衬底10相比为20％～70％左右的厚度。例如，在SiC外延衬底10的SiC支承衬底1的厚度为350μm的情况下，使SiC外延衬底10F的SiC支承衬底1的厚度成为70μm～250μm。通过这样变薄，在制作SiC-MOSFET或SiC-IGBT的情况下得到能够减小导通电阻、热阻、同时SiC支承衬底1的导通电阻、热阻的波动变小这样的效果。 [0151] 从第2主面将SiC支承衬底1的一部分除去的工序对应于例如半导体装置的薄板化。在实施了薄板化的SiC外延衬底10F中，由于在将SiC支承衬底1除去了的面所形成的加工改性层所引起的应力，产生大的翘曲。 [0152] 对于产生了这样大的翘曲的SiC外延衬底10F，对将SiC支承衬底1除去了的面进行用于翘曲控制的离子注入。由此，由在将SiC支承衬底1除去了的面所形成的加工改性层所引起的应力得到缓和，与SiC外延衬底10F相比，翘曲变小。 [0153] 根据以上说明的实施方式6涉及的半导体装置的制造方法，由于能够通过对将SiC支承衬底1除去了的面所实施的离子注入来将从第2主面将SiC支承衬底1的一部分除去而产生的SiC外延衬底10F的翘曲进行控制，因此得到大致平坦的SiC外延衬底。因此，SiC外延衬底不断裂，能够稳定地制造SiC半导体装置。 [0154] 另外，对于SiC外延衬底10F，也能够制作SiC-MOSFET、SiCIGBT的任意的半导体装置。 [0155] 予以说明，在本实施方式6中，也与实施方式2同样地，可在SiC外延生长层2上进一步形成第1导电型的追加SiC外延生长层7。 [0156] (变形例) [0157] 在以上说明了的实施方式1～6中，阱区3、源区4、阱接触区5使用离子注入处理而形成，但也可使用外延生长及蚀刻技术来形成它们的一部分或全部。 [0158] 例如，也可以将漂移层的一部分蚀刻后、使与漂移层相反导电型的层进行外延生长、通过化学机械研磨(CMP)等将不要的外延生长层除去，由此形成上述的杂质区域。作为具有通过外延生长而形成的杂质区域的半导体装置，可列举IEMOS(Implantation and Epitaxial MOSFET)。 [0159] (其他的适用例) [0160] 另外，在以上说明了的实施方式1～6中，以SiC-MOSFET或SiC-IGBT的制造方法为例进行了说明，但本发明也可以适用于SBD(肖特基势垒二极管、Schottky BarrierDiode)、PiN(P-intrinsic-N)二极管、JFET(结型FET、Junction FET)、可控硅、GTO(栅极可关断晶闸管、Gate Turn-Off Thyristor)、BJT(双极结型晶体管、Bipolar Junction Transistor)等的SiC半导体元件的制造。 [0161] 另外，SiC的晶型、导电型、各层的具体的厚度、杂质区域的深度及杂质浓度等优选的数值范围是本领域技术人员熟知的，本发明的实施方式1～5中所述的这些数值可以适当地改变。 [0162] 对本发明详细地进行了说明，但上述的说明在所有的方面都为例示，本发明并不限定于此。可理解可在没有偏离本发明的范围的情况下设想尚未例示的无数的变形例。 [0163] 另外，本发明在该发明的范围内可以将各实施方式自由地组合，或者将各实施方式酌情地变形、省略。 [0164] 符号的说明 [0165] 1，8SiC支承衬底、2SiC外延生长层、6离子注入区域、7，9追加SiC外延生长层。 |
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